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采用FPGA設(shè)計(jì)SDH光傳輸系統(tǒng)設(shè)備時(shí)鐘

作者: 時(shí)間:2010-03-03 來(lái)源:網(wǎng)絡(luò) 收藏

  系統(tǒng)時(shí)鐘工作在自由振蕩模式時(shí),由高頻時(shí)鐘直接自由分頻得到系統(tǒng)時(shí)鐘。

  根據(jù)ITU-T G.813建議要求,帶寬較窄(-3db帶寬在1~10Hz內(nèi))。在邏輯濾波器模塊,采用內(nèi)部的數(shù)字邏輯實(shí)現(xiàn)二階線性濾波器,滿足了噪聲傳遞特性的要求。為了靈活應(yīng)用,濾波器的環(huán)路帶寬可以通過微處理器接口進(jìn)行靈活調(diào)整。當(dāng)參考源切換時(shí),通過濾波器的平滑設(shè)計(jì),保證了頻率控制字緩慢變化,可靠地實(shí)現(xiàn)了參考源的平滑切換。

  數(shù)控時(shí)鐘產(chǎn)生器模塊由高頻時(shí)鐘在頻率控制字的作用下進(jìn)行受控分頻得到。為了減小數(shù)控時(shí)鐘產(chǎn)生器輸出時(shí)鐘在受控分頻過程中產(chǎn)生的數(shù)字相位噪聲,芯片設(shè)計(jì)時(shí)采用了獨(dú)特的“微小相位調(diào)整技術(shù)”,使數(shù)控時(shí)鐘產(chǎn)生器輸出時(shí)鐘的Cycle-Cycle抖動(dòng)僅0.4ns。

  一般都采用主備備份設(shè)計(jì)。由于SEC本身的帶寬較窄,俘獲速度較慢,當(dāng)主備SEC跟蹤同一路參考源時(shí),無(wú)法時(shí)刻保持主備SEC相位同步。設(shè)計(jì)中增加了主備互鎖模塊,保證了主備相位的快速同步。主備互鎖模塊也由ADPLL實(shí)現(xiàn),但其環(huán)路帶寬設(shè)計(jì)的較寬,俘獲速度很快,足以保證主備相位準(zhǔn)確同步。SEC工作在主模式時(shí),主備互鎖模塊直接鎖定本板的全數(shù)字鎖相環(huán)ADPLL輸出的時(shí)鐘;而當(dāng)SEC工作在備模式時(shí),主備互鎖模塊鎖定對(duì)板送來(lái)的系統(tǒng)時(shí)鐘RDSYSCLK。

  主備互鎖模塊輸出的時(shí)鐘,仍然有0.4ns的相位抖動(dòng)。在這里通過自帶的PLL(鎖相環(huán)2)進(jìn)行相位平滑。

  主板的系統(tǒng)幀頭直接由主板的38.88MHz時(shí)鐘自由分頻得到。而備板的系統(tǒng)幀頭,則由本板的系統(tǒng)時(shí)鐘在主板送來(lái)的同步幀頭受控下分頻產(chǎn)生。由于主備系統(tǒng)時(shí)鐘的相位同步了,所以保證了系統(tǒng)幀頭的相位同步。

  1.2 外同步時(shí)鐘的設(shè)計(jì)實(shí)現(xiàn)

  芯片輸出的外同步時(shí)鐘ext_clk_out由一路ADPLL實(shí)現(xiàn)。

  外同步時(shí)鐘可以從輸入時(shí)鐘或系統(tǒng)時(shí)鐘中任選一路作為參考時(shí)鐘進(jìn)行跟蹤;通過微處理器接口進(jìn)行選源。

  外同步時(shí)鐘環(huán)路的濾波設(shè)計(jì),也由內(nèi)部的數(shù)字邏輯直接實(shí)現(xiàn),但是環(huán)路帶寬設(shè)計(jì)得比較寬。當(dāng)進(jìn)行參考源切換時(shí),ADPLL會(huì)短暫地進(jìn)入保持工作模式,保證了輸出時(shí)鐘的穩(wěn)定。

  由于外時(shí)鐘頻率為2.048MHz,不能由311.04MHz時(shí)鐘整數(shù)分頻得到,所以數(shù)控時(shí)鐘產(chǎn)生器模塊采用了小數(shù)受控分頻設(shè)計(jì)。由于采用了小數(shù)分頻,數(shù)控時(shí)鐘產(chǎn)生器輸出的外同步時(shí)鐘的相位抖動(dòng)為0.8ns。

  鑒于FPGA的PLL資源限制,外同步時(shí)鐘沒有采用APLL進(jìn)行濾抖,而是直接由數(shù)控時(shí)鐘產(chǎn)生器輸出。但是輸出時(shí)鐘的相位抖動(dòng)也遠(yuǎn)遠(yuǎn)能夠滿足小于0.05UI的要求。

  2 輸出時(shí)鐘的性能指標(biāo)測(cè)試

  對(duì)芯片輸出的系統(tǒng)時(shí)鐘和外同步時(shí)鐘的各項(xiàng)指標(biāo)進(jìn)行了測(cè)試。下面主要給出時(shí)鐘的抖動(dòng)特性以及鎖定模式下SEC的相位漂移特性和保持模式下SEC的相位漂移特性。

  2.1 輸出時(shí)鐘抖動(dòng)特性

  將高速示波器設(shè)置為“長(zhǎng)余暉”模式,測(cè)試輸出的系統(tǒng)時(shí)鐘sysclkout和外同步時(shí)鐘ext_clkout的信號(hào)波形,得到輸出時(shí)鐘的P-P抖動(dòng)特性。其中sysclkout時(shí)鐘的P-P抖動(dòng)小于100ps;ext_clkout時(shí)鐘的P-P抖動(dòng)小于2ns。

  2.2 SEC的相位漂移特性

  測(cè)試方法如圖2所示。

測(cè)試方法



關(guān)鍵詞: FPGA SDH SEC Altera TSP8500

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