一種基于FPGA的AGWN信號(hào)生成器的設(shè)計(jì)

　　圖5是系統(tǒng)正常運(yùn)行后乘法模塊的仿真波形。值得注意的是在系統(tǒng)剛開(kāi)始運(yùn)轉(zhuǎn)時(shí)，reset信號(hào)之后，由于PN序列發(fā)生器和加法器中的串行輸出數(shù)據(jù)，還沒(méi)有傳遞到乘法器模塊中的被乘數(shù)寄存器(multiregi／multi-regq)和乘積寄存器中，這時(shí)從乘積寄存器中串行輸出一些不確定值。

　　3．2 綜合、布局布線

　　綜合是指將HDL語(yǔ)言，原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門，RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接，并根據(jù)目標(biāo)及要求優(yōu)化所生成的邏輯，最后輸出edf或vqm網(wǎng)表文件供布局布線用。

　　布局布線是將綜合生成的邏輯網(wǎng)表適配到具體器件中，并把工程的邏輯和時(shí)序要求與器件的可用資源相匹配，它將每個(gè)邏輯功能分配給最好的邏輯單元位置，進(jìn)行布線和時(shí)序，并選擇相應(yīng)的互邊路徑和管腳分配。

　　3．3 時(shí)序仿真

　　時(shí)序仿真也稱后仿真，即通過(guò)加入綜合后網(wǎng)表及時(shí)延信息對(duì)電路進(jìn)行綜合仿真，速度較慢。前后仿真與綜合、布局布線的關(guān)系是一脈相承的，又相輔相成。功能仿真與綜合、時(shí)序分析形成一個(gè)反饋工作過(guò)程，只有過(guò)程收斂之后的綜合、布局布線等環(huán)節(jié)才有意義，孤立的功能仿真即使通過(guò)也是沒(méi)有意義的，如果在時(shí)序分析中發(fā)現(xiàn)時(shí)序不滿足需要更改代碼，則功能仿真必須重新進(jìn)行。圖6是在QuartusⅡ中綜合布局布線之后的時(shí)序仿仿真波形。由于用了2倍頻電路，所以系統(tǒng)只用了一個(gè)時(shí)鐘信號(hào)clk，a為8位的系數(shù)。為觀察產(chǎn)生的AGWN的隨機(jī)性，截取的圖形是同一仿真在不同時(shí)段的波形圖。

　　4 結(jié) 語(yǔ)

　　本文使用Verilog硬件設(shè)計(jì)語(yǔ)言，采用自頂下的設(shè)計(jì)思路，將整個(gè)設(shè)計(jì)分為了不同的小模塊，分別實(shí)現(xiàn)每一個(gè)模塊的功能，最終設(shè)計(jì)出AGWN信號(hào)產(chǎn)生的Ver-ilog電路，并實(shí)現(xiàn)了功能仿真、綜合、布局布線、時(shí)序仿真。該電路實(shí)現(xiàn)了在數(shù)字通信系統(tǒng)中常用的AGWN信號(hào)，由于數(shù)字通信系統(tǒng)中用到的是數(shù)字信號(hào)，可以直接在數(shù)字通信系統(tǒng)中加載所產(chǎn)生的數(shù)字信號(hào)使用。如果需要用到模擬的AGWN信號(hào)，可將產(chǎn)生的數(shù)字信號(hào)通過(guò)A／D轉(zhuǎn)換器轉(zhuǎn)換為模擬信號(hào)再進(jìn)行使用。