基于SystemC/TLM方法學(xué)的IP開發(fā)及FPGA建模

　　FPGA建模

　　該功能驗(yàn)證方法學(xué)中的下一步是對設(shè)計(jì)進(jìn)行實(shí)時(shí)測試。雖然以高級抽象對硬件進(jìn)行建模能提供高速仿真，但無法對軟硬件集成中存在的潛在問題進(jìn)行放大。同樣，利用實(shí)際激勵在FPGA上運(yùn)行設(shè)計(jì)能夠?qū)崿F(xiàn)詳盡得多的和更實(shí)際的功能覆蓋，還能實(shí)現(xiàn)與軟件的早期集成。

　　圖6：一種普通的SPEAr(SPEArHead)SoC架構(gòu)。

　　SPEAr(結(jié)構(gòu)化的處理增強(qiáng)架構(gòu))提供一個(gè)強(qiáng)大的數(shù)字引擎，能夠以很少的時(shí)間和很少投資提供特殊的用戶功能(圖6)。該SoC系列具有大量的功能，包括外設(shè)，連通性選擇，以及允許采用定制IP，從而有助于縮短上市時(shí)間。SPEAr采用一個(gè)或兩個(gè)先進(jìn)的ARM926處理內(nèi)核，帶16k(數(shù)據(jù))和16k(指令)高速緩存，主頻為333MHz(最壞條件)。它還提供600，000門(與ASIC等效)的嵌入式可配置邏輯，還配有支持DDR/DDR2存儲器的存儲器接口，以及一個(gè)大型的連通性IP(知識產(chǎn)權(quán))系列。這種強(qiáng)大的配置為當(dāng)今的設(shè)計(jì)提供了一站式解決方案，同時(shí)，通過利用板上能夠映射SPEAr內(nèi)部可配置邏輯塊的FPGA，可以將時(shí)間和資源需求最小化。

　　圖7：Xtreme服務(wù)器箱配置優(yōu)化。

　　目標(biāo)IP(UWB-MAC)被分入兩塊SPEAr板：MACRTL被分入一塊板，而將PHY仿真代碼分到另一塊中。利用一塊仿效MAC-PHY接口的連接板將這兩塊板連接到一起。利用PC上的軟件并通過各自的以太網(wǎng)接口來控制這兩塊板。板上的FPGA有三個(gè)接口，分別為AHB，DMA和中斷。

　　定制邏輯(本例中為MACRTL和PHYEmu)與膠合邏輯(連接三個(gè)接口所需的邏輯)一道被成功地移植進(jìn)FPGA。先前開發(fā)的軟件在帶有SPEAr的ARM平臺上得到成功的運(yùn)行。集成了相同的測試套件，結(jié)果顯示，功能性與其他架構(gòu)的結(jié)果一致。