空間太陽(yáng)望遠(yuǎn)鏡圖像鎖定系統(tǒng)中的應(yīng)用

　　2 系統(tǒng)實(shí)現(xiàn)

　　系統(tǒng)原理如圖1所示，整個(gè)FFT運(yùn)算處理單元分為三部分：存儲(chǔ)單元（兩個(gè)輸入/運(yùn)算存儲(chǔ)器、一個(gè)輸出存儲(chǔ)器及旋轉(zhuǎn)因子存儲(chǔ)器）、蝶形運(yùn)算單元、地址產(chǎn)生器。

　　2.1 存儲(chǔ)器

　　本系統(tǒng)實(shí)時(shí)接收前端CCD相機(jī)的圖像。為保證CCD相機(jī)采集圖像的準(zhǔn)確率，圖像的每一行、每一幀之間都必須有一定的時(shí)間間隔,故采用兩個(gè)存儲(chǔ)單元作為輸入數(shù)據(jù)和中間數(shù)據(jù)的暫存單元（如圖1所示），以節(jié)省時(shí)間實(shí)現(xiàn)實(shí)時(shí)處理。當(dāng)系統(tǒng)工作時(shí)，將圖像存入存儲(chǔ)器、計(jì)算上一次采集的圖像、將存儲(chǔ)器中的結(jié)果輸出，這三個(gè)工作同時(shí)進(jìn)行，用簡(jiǎn)單的流水方式減少存儲(chǔ)數(shù)據(jù)所需的時(shí)間。旋轉(zhuǎn)因子則預(yù)先存儲(chǔ)在器件的內(nèi)置ROM中。根據(jù)級(jí)數(shù)不同選用不同的因子。

　　2.2 蝶形運(yùn)算單元

　　一個(gè)基-2蝶形運(yùn)算由一個(gè)復(fù)乘和兩個(gè)復(fù)加（減）組成，采用完全并行運(yùn)算，進(jìn)一步分解為四個(gè)實(shí)數(shù)乘法，六個(gè)實(shí)數(shù)加（減）法，分三級(jí)并行完成，加上前后輸入輸出的數(shù)據(jù)鎖存，共需要6個(gè)時(shí)鐘周期。32點(diǎn)的FFT需要16×5=80個(gè)基-2的蝶形運(yùn)算，一幅圖像一共是32行32列，不考慮不需要做乘法的蝶形運(yùn)算，一路串行共需要6×80×32×2=30720個(gè)時(shí)鐘周期，采用頻率為10MHz的時(shí)鐘，即為3ms。對(duì)于蝶形運(yùn)算的第一、第二級(jí)都可以由不帶乘法器的蝶形結(jié)構(gòu)來(lái)實(shí)現(xiàn)同步并行運(yùn)算，每一個(gè)蝶形運(yùn)算加上前后的數(shù)據(jù)鎖存僅需4個(gè)時(shí)鐘周期即可完成；對(duì)于第三、第四、第五級(jí)，由于帶乘法器不帶乘法器的兩種蝶形運(yùn)算結(jié)構(gòu)同時(shí)存在，必須加入等待時(shí)間才可以實(shí)現(xiàn)嚴(yán)格同步。同時(shí)由于各級(jí)計(jì)算時(shí)間不同，所以不能實(shí)現(xiàn)深度流水。因此，采用多路并行及部分流水，在時(shí)間上即可滿(mǎn)足系統(tǒng)要求。

　　上面討論了當(dāng)運(yùn)算從一級(jí)轉(zhuǎn)到另一級(jí)時(shí)，序列中數(shù)值的幅度一般會(huì)增大。因而，運(yùn)算方法是在內(nèi)循環(huán)中作溢出監(jiān)測(cè)。如果沒(méi)有溢出，則計(jì)算照常進(jìn)行；若有溢出，則把產(chǎn)生溢出的數(shù)據(jù)右移，一直到?jīng)]有溢出為止。記錄下移位的次數(shù)（0、1或2），并把整個(gè)序列右移同樣位數(shù)，移位總數(shù)進(jìn)行累計(jì)，累計(jì)數(shù)的負(fù)值作為2的冪，由此得出最終序列的總的比例因子。比例因子s由下式定義[6][7]：

　　這里bi為比例參數(shù)。

　　k=0,1,2,…，N-1　?。?）

　　根據(jù)公式(6)，FFT的最終結(jié)果要除以比例因子。式中x(n)為原始數(shù)據(jù)，X(k)為除以比例因子之前的結(jié)果，X‘(k)為最終結(jié)果，1/s為比例因子的倒數(shù)。

　　如圖2所示，對(duì)于一個(gè)基-2蝶形單元，當(dāng)從存儲(chǔ)器中讀取的Bbit輸入數(shù)據(jù)進(jìn)入蝶形運(yùn)算單元PE1后，經(jīng)過(guò)乘法運(yùn)算（MU1）乘以旋轉(zhuǎn)因子，數(shù)據(jù)變?yōu)椋˙+Bω）bit，然后作加（減）法，得到蝶形運(yùn)算結(jié)果（B+Bω+1）bit。為防止溢出，進(jìn)行移位操作。M1、M2為比例選擇器，根據(jù)不同的級(jí)數(shù)，選擇不同的比例因子。最后，輸出數(shù)據(jù)再放回到存儲(chǔ)器中。

　　3 FPGA器件選擇

　　本設(shè)計(jì)采用XILINX公司的VERIEX系列XCV300-4HQ240芯片。該芯片有豐富的可配置邏輯模塊CLBs(Configurable Logic Blocks)、大量的觸發(fā)器以及內(nèi)置的不占系統(tǒng)資源的塊RAM。系統(tǒng)最大工作頻率可達(dá)200MHz，兼容多種接口標(biāo)準(zhǔn)，有相應(yīng)的航天級(jí)產(chǎn)品，是目前市場(chǎng)上為數(shù)不多的能達(dá)到此項(xiàng)要求的高性能可編程邏輯器件。

　　VERTEX系列器件的一個(gè)顯著特點(diǎn)是內(nèi)置的延遲鎖相環(huán)DLL（Delay-Locked Loop），它可以減少時(shí)鐘傳輸?shù)乃p，每一個(gè)DLL可以驅(qū)動(dòng)兩個(gè)全局時(shí)鐘信號(hào)。DLL可以倍頻，或者1.5、2、2.5、3、4、5、8以及16分頻。VERTEX系列器件內(nèi)部的4-輸入查找表LUTs(Look-Up Tables)也具有多種功能：可以作為16 ×1bit的同步RAM，而且一個(gè)塊（Slice）中的兩個(gè)LUTs可以組合成一個(gè)16×2bit或者一個(gè)32×1bit的同步RAM或者一個(gè)16×1bit的同步多口RAM。另外，LUTs還可作為一個(gè)16bit的移位寄存器使用，該寄存器用來(lái)獲取高速或者突發(fā)數(shù)據(jù)非常理想，特別適用于數(shù)字圖像處理中的數(shù)據(jù)存儲(chǔ)[8]。

　　本設(shè)計(jì)充分利用了VERTEX器件的LUTs替代觸發(fā)器和基本門(mén)電路搭建乘法器和加法器這兩個(gè)顯著的結(jié)構(gòu)特點(diǎn)，節(jié)省大量觸發(fā)器資源，避免了缺少觸發(fā)器而LUTs大量剩余的尷尬；增加了器件利用率、布通率，降低布線延遲。由于本系統(tǒng)最終用于空間太陽(yáng)望遠(yuǎn)鏡，所以板上時(shí)鐘頻率不可超過(guò)20MHz。但基于地面測(cè)試的需要，特利用DLL對(duì)外部時(shí)鐘信號(hào)進(jìn)行了倍頻，以提高芯片內(nèi)部的運(yùn)行速度。

　　本設(shè)計(jì)利用FPGA易于實(shí)現(xiàn)并行運(yùn)算的特點(diǎn)實(shí)現(xiàn)專(zhuān)用的FFT處理芯片，解決了在軌實(shí)時(shí)大數(shù)據(jù)量圖像處理與航天級(jí)DSP運(yùn)算速度不足之間的矛盾，提高了系統(tǒng)實(shí)時(shí)處理能力。兩維FFT不到400μs即可完成，高于航天級(jí)DSP(ADSP21020)1.5ms的處理速度。對(duì)太陽(yáng)米粒組織圖像進(jìn)行處理（實(shí)驗(yàn)數(shù)據(jù)如表1所示），結(jié)果顯示數(shù)據(jù)誤差都在1%左右。這樣的誤差滿(mǎn)足空間太陽(yáng)望遠(yuǎn)鏡中的相關(guān)擺鏡的系統(tǒng)要求。實(shí)驗(yàn)證明用高性能FPGA實(shí)現(xiàn)空間化的FFT處理芯片是完全可行的。

　　表1 實(shí)驗(yàn)數(shù)據(jù)