如何通過RTL分析、SDC約束和綜合向?qū)нM行FPGA設(shè)計

大多數(shù)FPGA設(shè)計人員都充滿熱情地開展專業(yè)化問題解決和創(chuàng)造性工作，當(dāng)然，他們工作壓力也相當(dāng)大，工作流程也非常單調(diào)乏味。幸運的是，EDA 公司和 FPGA 廠商不斷開發(fā)新的工具和方法，推進繁瑣任務(wù)的自動化，幫助設(shè)計團隊集中精力做好創(chuàng)造性工作。下面我們就來看看 FPGA 工具流程的演進發(fā)展，了解一下現(xiàn)代FPGA團隊是如何利用RTL分析、約束生成和綜合導(dǎo)向來減少設(shè)計迭代的。

如果您已經(jīng)是一名FPGA設(shè)計專業(yè)人士，那么將擁有輝煌的職業(yè)發(fā)展前景，因為越來越多傳統(tǒng)上需要 ASIC 實現(xiàn)的設(shè)計現(xiàn)已改用 FPGA。隨著新一代芯片工藝技術(shù)的推出，設(shè)計 ASIC的成本正呈幾何級數(shù)增加。與此同時，FPGA廠商則能利用最新工藝技術(shù)實現(xiàn)新一代產(chǎn)品，且不會讓客戶承擔(dān)過重的成本負擔(dān)。

但不容樂觀的是，FPGA設(shè)計相當(dāng)復(fù)雜，需要跟 ASIC 流程一樣復(fù)雜的工具流程，這往往需要整個設(shè)計團隊的共同努力才能完成，而不能光靠一名設(shè)計人員。因此，FPGA設(shè)計團隊在著手ECO 或新項目之前應(yīng)認真分析現(xiàn)有的工具套件。那么好消息呢?就是新一代EDA工具如雨后春筍般涌出，可助他們一臂之力。設(shè)計人員可選擇采用標(biāo)準數(shù)據(jù)格式且易于安裝和使用的工具，簡化流程集成工作，而且能夠在選定的平臺(不管是 Windows 還是 Linux)上實現(xiàn)本機運行。

FPGA 工具流程的發(fā)展演進

這些年來，F(xiàn)PGA 設(shè)計日趨復(fù)雜，工具流程也隨之發(fā)展，而且越來越像 ASIC流程。上世紀 90 年代，F(xiàn)PGA 流程(見圖 1 的流程 A)跟當(dāng)時的簡易 ASIC 流程一樣，最初以 RTL 為基礎(chǔ)，并采用綜合及布局布線工具。隨著設(shè)計變得進一步復(fù)雜化，F(xiàn)PGA 團隊在流程中增加了時序分析功能，幫助客戶確保設(shè)計能按指定的頻率運行。今天的 FPGA已經(jīng)發(fā)展為龐大的系統(tǒng)平臺，設(shè)計團隊通常要通過 RTL 分析來最小化設(shè)計迭代，并確保設(shè)計能夠?qū)崿F(xiàn)相應(yīng)的性能目標(biāo)。

進而言之，由于今天的 FPGA 設(shè)計項目非常龐大復(fù)雜，所以設(shè)計人員需要想盡一切辦法更好地了解設(shè)計的規(guī)模和復(fù)雜性，以便更好地控制流程中的工具，加速設(shè)計上市進程?，F(xiàn)代FPGA 設(shè)計團隊正在采用一種新型方法，那就是在整個設(shè)計流程中貫穿約束機制。我們不妨看看當(dāng)下最流行的、現(xiàn)已得到賽靈思最新 Vivado 流程支持的一種約束方法——Synopsys 設(shè)計約束 (SDC) 格式，以及了解如何通過 SDC 讓設(shè)計項目受益。法進行時序收斂。隨后要反復(fù)手動盲目嘗試添加 SDC，以實現(xiàn)時序收斂，或讓設(shè)計能在指定的頻率上工作。許多從事過上述工作的設(shè)計人員都抱怨說設(shè)計迭代要花好幾個星期，往往會拖延設(shè)計進程。

迭代的另一個問題在于，數(shù)名設(shè)計人員可能在不同的地點為 SDC 設(shè)計不同的模塊。這樣設(shè)計工作會變得非常復(fù)雜，設(shè)計團隊必須想辦法驗證SDC，避免在芯片級封裝階段出現(xiàn)層級名稱的沖突。要確保進行有效的設(shè)計協(xié)作，就必須采用適當(dāng)?shù)墓ぞ吆头椒ā?/p>

流程 C 是現(xiàn)代化流程，除了流程B 的工具之外還采用了分析、SDC約束和高層次綜合技術(shù)，在解決上述問題方面發(fā)揮了重大作用。

綜合向?qū)?/strong>

對典型的FPGA設(shè)計而言，綜合解決方案還處于探索階段，不管是面積、速度還是功耗的優(yōu)化，都存在多個局部最大值和局部最小值。利用智能向?qū)?，我們能實現(xiàn)最佳解決方案，避免綜合工具聚集到任意的局部最小值。最有效的向?qū)е痪褪遣捎缅e誤路徑和多周期路徑，避免綜合工具為不必要的組件浪費寶貴的優(yōu)化時間。

不過，找到設(shè)計中的所有錯誤路徑 (FP) 和多周期路徑 (MCP) 并不容易。花上足夠的時間，我們能找到一些簡單的 FP 和 MCP，不過一些涉及狀態(tài)機和計數(shù)器的復(fù)雜 FP 和 MCP(特別是在多個層級中)則很難找到。幸運的是，FPGA設(shè)計人員可采用Blue Pearl Software 等創(chuàng)新公司推出的工具執(zhí)行自動化 FP 和 MCO 生成，從而確保完整性、全面性和準確性。此外，這些工具還能為每個 FP 和MCP 提供不同的機制，包括原理圖、斷言和審核路徑，從而讓用戶驗證其正確性。

由于 FPGA 廠商和商用 EDA 廠商的合作進一步加強，采用通用接口，設(shè)計團隊就能夠?qū)?Blue Pearl 軟件套件集成到他們所青睞的工作流程中。既然賽靈思的最新 Vivado 設(shè)計套件支持SDC，那么在不同工具之間溝通設(shè)計意圖就變得極其簡單(圖 2)。

除了與賽靈思及其他FPGA廠商協(xié)作外，Blue Pearl