向FPGA內(nèi)植入嵌入式軟核的電容在線測(cè)試電路

其中，D0~D7為八位數(shù)據(jù)輸入端口，給內(nèi)部寄存器裝入40位控制數(shù)據(jù)，本文采用串行輸入，所以只用到D7位與FPGA相連；CLKIN為外部參考時(shí)鐘輸入，本設(shè)計(jì)采用100M外部時(shí)鐘輸入；W_CLK為字輸入信號(hào)，上升沿有效;FQ_UD為頻率更新控制信號(hào)，時(shí)鐘上升沿確認(rèn)輸入數(shù)據(jù)有效；VINP和VINN分別為內(nèi)部比較器的正負(fù)輸入端；IOUT為內(nèi)部DAC輸出端；IOUTB為“互補(bǔ)”DAC輸出端；AVDD和DVDD采用+5V供電。IOUT輸出信號(hào)經(jīng)過(guò)濾波器后作為測(cè)試電路的激勵(lì)信號(hào)。

4.測(cè)試結(jié)果與結(jié)論

經(jīng)過(guò)上述系統(tǒng)設(shè)計(jì)，試驗(yàn)測(cè)得的結(jié)果如表1所示。

結(jié)果中*表示數(shù)據(jù)不停變化或者結(jié)果超出量程。

通過(guò)上述實(shí)測(cè)值與標(biāo)準(zhǔn)值的比較可以看出本文設(shè)計(jì)的由FPGA控制的電容在線測(cè)試系統(tǒng)具有多量程自動(dòng)選擇，測(cè)試精度高，使用方便等特點(diǎn)，測(cè)試范圍達(dá)到0.01μF~3μF.經(jīng)理論分析和試驗(yàn)證明，該設(shè)計(jì)具有很強(qiáng)的實(shí)用性和可靠性。