上拉電阻、下拉電阻 / 拉電流、灌電流 / 扇出系數(shù)知識

(一)上拉電阻：

1、當(dāng)TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平 (一般為3.5V)，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，才能使用。

3、為加大輸出引腳的驅(qū)動能力，有的單片機(jī)管腳上也常使用上拉電阻。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。同時管腳懸空就比較容易接受外界的電磁干擾(MOS器件為高輸入阻抗，極容易引入外界干擾)。

5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強(qiáng)抗干擾能力。

6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

(二)上拉電阻阻值的選擇原則包括:

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大：電阻大，電流小。

2、從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠?。弘娮栊。娏鞔?。

3、對于高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。

(三)對上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級電路的輸入特性進(jìn)行設(shè)定，主要需要考慮以下幾個因素：

1. 驅(qū)動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動能力越強(qiáng)，但功耗越大，設(shè)計是應(yīng)注意兩者之間的均衡。

2. 下級電路的驅(qū)動需求。同樣以上拉電阻為例，當(dāng)輸出高電平時，開關(guān)管斷開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級電路提供足夠的電流。

3. 高低電平的設(shè)定。不同電路的高低電平的門檻電平會有不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時，開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。

4. 頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。(四)下拉電阻的設(shè)定的原則和上拉電阻是一樣的。

OC門輸出高電平時是一個高阻態(tài)，其上拉電流要由上拉電阻來提供，設(shè)輸入端每端口不大于100uA,設(shè)輸出口驅(qū)動電流約500uA，標(biāo)準(zhǔn)工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平);2V(高電平門限值)。

選上拉電阻時：

500uA x 8.4K= 4.2即選大于8.4K時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅(qū)動電流較大，則阻值可減小，保證下拉時能低于0.8V即可。當(dāng)輸出高電平時，忽略管子的漏電流，兩輸入口需200uA,200uA x15K=3V即上拉電阻壓降為3V，輸出口可達(dá)到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列。

設(shè)計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了(否則多余的電流喂給了級聯(lián)的輸入口，高于低電平門限值就不可靠了)

上拉電阻：將某輸出電位點采用電阻與電源VDD相連的電阻。因為輸出端可以看作是具有內(nèi)阻的電壓源，由于上拉電阻與VDD連接，利用該電阻的分壓原理(一般上拉電阻比輸出端內(nèi)阻大得多，至于該阻值的大小見上拉電阻的選取原則)，從而將輸出端電位拉高。

1.如果電平用OC(集電極開路，TTL)或OD(漏極開路，COMS)輸出，那么不用上拉電阻是不能工作的， 這個很容易理解，管子沒有電源就不能輸出高電平了。

2.如果輸出電流比較大，輸出的電平就會降低(電路中已經(jīng)有了一個上拉電阻，但是電阻太大，壓降太高)，就可以用上拉電阻提供電流分量， 把電平“拉高”。(就是并一個電阻在IC內(nèi)部的上拉電阻上， 讓它的壓降小一點)。當(dāng)然管子按需要該工作在線性范圍的上拉電阻不能太小。當(dāng)然也會用這個方式來實現(xiàn)門電路電平的匹配。