時域反射儀的硬件設(shè)計與實(shí)現(xiàn)----關(guān)鍵電路設(shè)計（三）

在時域反射測量中，在高速時基情況下，如100ns/div--5ns/div之間，屏幕上的一列對應(yīng)了ADC單次采樣采集到的數(shù)據(jù)，即點(diǎn)對點(diǎn)形式，此時ADC也處于最高速采樣狀態(tài)下(250MSPS)，當(dāng)時基為20ns/div時，采樣率仍保持在250MSPS，此時屏幕上的單個像素點(diǎn)對應(yīng)的時間間隔為5ns，對應(yīng)了兩次采樣時鐘，即兩個數(shù)據(jù)確定了屏幕上的一列圖形，如果這兩個數(shù)據(jù)相同，則對應(yīng)屏幕上的一點(diǎn)，如果不同，則對應(yīng)屏幕上同一列的上下兩個或是連成一小段的像素點(diǎn)。當(dāng)時基為500ns/div，如果采樣率仍為250MSPS，則單個像素點(diǎn)的時間(20ns)對應(yīng)5次采樣的數(shù)據(jù)，如果采樣率為200MSPS，則單個像素點(diǎn)的時間(20ns)對應(yīng)4次采樣的數(shù)據(jù)。又因?yàn)闉榱私档凸牡哪康?，?us/div以后都采用了100MSPS，單個像素點(diǎn)的時間(20ns)對應(yīng)了以4為倍數(shù)的采樣數(shù)據(jù)。為此在500ns/div時也采用200MsPs，這樣在進(jìn)行峰值檢測的時候可以一次將4個數(shù)據(jù)送到高速比較模塊做流水線比較，并在規(guī)定時間周期內(nèi)找到最大值和最小值。4個高速數(shù)據(jù)的峰值比較電路設(shè)計流程如圖4-27所示。

在FPGA內(nèi)部，峰值檢測模塊電路由于采用了流水線的模式，因此用了較多的8位并行D觸發(fā)器、8位比較器和8位兩路選擇器來實(shí)現(xiàn)。雖然占用了一定的FPGA的內(nèi)部邏輯單元(LB)，但卻保證了大量數(shù)據(jù)的高速連續(xù)處理，且不丟失有用的數(shù)據(jù)，唯一的缺點(diǎn)就是實(shí)時性不強(qiáng)，即4個數(shù)據(jù)的比較需要經(jīng)過好幾次時鐘(每個時鐘為周期為4*4ns)以后才能找到最大值和最小值，即有一定的延時性，但并不影響波形的正常顯示。因此這種流水線的操作方式實(shí)際上是一種利用空間換取時間的方式。整體設(shè)計模塊如圖4-28所示。

在峰值檢測模塊當(dāng)中，輸入端有兩個控制輸入，CLK_NUM和OVER_4.OVER_4表示峰值檢測在單位時間內(nèi)總共多少個數(shù)據(jù)進(jìn)行比較，因?yàn)樵跁r基為500ns/div和1us/div下，一次只進(jìn)行4個數(shù)據(jù)的比較，就要輸出最大和最小值，而在Zu叮div以后都是要進(jìn)行大于4個，且以4為倍數(shù)的數(shù)據(jù)的比較，而模塊單次只能比較4個數(shù)據(jù)，因此用OVER4來控制總共比較的數(shù)據(jù)是否大于4，大于4則OVER_4為1，反之為O。CLK_NUM用來控制單位時間間隔內(nèi)到底有多少個數(shù)據(jù)進(jìn)行比較，如果CLK-少舊M的周期為16ns，則只有4個數(shù)據(jù)比較，此時OVER_4也為0，當(dāng)CLK_NUM的周期為16ns的倍數(shù)后，則會有4的倍數(shù)個數(shù)據(jù)進(jìn)行比較。

實(shí)際上CLK-少舊M的周期與時基是相聯(lián)系的，如時基為500ns/div，則CLK_NUM的周期為20ns，又因?yàn)榇藭r的采樣率為20OMSPS，所以只有4個數(shù)據(jù)比較，當(dāng)時基為1us/div，CLK_NUM的周期為40ns，采樣率為100MSPS，所以同樣只有4個數(shù)據(jù)比較，而當(dāng)時基為2us/div，CLK_NUM的周期為80ns，采樣率為100MSPs，就會有8個數(shù)據(jù)進(jìn)行比較，而在比較的過程當(dāng)中，先進(jìn)去的4個數(shù)據(jù)會比較出一個大值和小值，這兩個數(shù)據(jù)被默認(rèn)為最大值和最小值暫時保留下來，直到與后進(jìn)來的4的數(shù)據(jù)比較出的大值和小值繼續(xù)做比較，最終確定最大值和最小值。表4-3給出了在不同時基情況下起用峰值檢測模塊控制信息相關(guān)對照表