基于0.5μm BCD工藝的欠壓鎖存電路設(shè)計
隨著集成電路技術(shù)的發(fā)展,對電源管理芯片的開關(guān)頻率、傳輸延遲、穩(wěn)定性、功耗等各種要求越來越高,以保證電源電壓在波動的情況下能夠可靠的工作。
一般的電源芯片上電啟動時,電源會通過輸入端的等效電阻和電容對其充電,使得電源芯片的電壓逐步上升,直到電壓上升到芯片的開啟電壓時電路正常工作。然而若系統(tǒng)的負(fù)載電流較大,有可能把電路的電壓拉低到開啟電壓以下,出現(xiàn)一開啟就關(guān)斷的情況。為了保證電路正常進(jìn)入啟動狀態(tài)并且穩(wěn)定工作,同時也為了電路工作時電源電壓的波動不會對整個電路和系統(tǒng)造成損害,一般使用所謂的欠壓鎖存(Under Voltage LockOut,UVLO)電路對電源電壓實時監(jiān)控和鎖存。
傳統(tǒng)電源管理類集成電路的欠壓鎖存電路的設(shè)計思路都是由比較器、帶隙基準(zhǔn)參考電壓和一些邏輯部件構(gòu)成的,其存在響應(yīng)速度跟不上,功耗大,電路面積太大等問題。針對這些問題,設(shè)計一種新的欠壓鎖存電路,在不使用額外的基準(zhǔn)電壓源和比較器以及復(fù)雜的數(shù)字邏輯的情況下,能夠達(dá)到UVLO的各項指標(biāo)。它最主要的特點就是具有簡單的電路結(jié)構(gòu)、高的反應(yīng)速度、低的溫度敏感性和精準(zhǔn)的門限電壓,同時版圖面積節(jié)省、功耗較低。
1 應(yīng)用框圖與傳統(tǒng)電路結(jié)構(gòu)
圖1是DC-DC電源管理系統(tǒng)結(jié)構(gòu)圖。引腳Vstr直接與220 V交流整流器相連,最大耐壓650 V。只要芯片一上電,UVLO電路就實時地對電源電壓進(jìn)行監(jiān)控。芯片剛上電時,電流通過引腳Vstr給引腳VCC外接電容充電,當(dāng)充電到芯片預(yù)置的開啟電壓Von時,UVLO電路輸出電平發(fā)生翻轉(zhuǎn),芯片內(nèi)部電路開始工作,Vstr對地短路,芯片電源由輔助變壓器對VCC外接電容充電供給。正如上所述,UVLO電路同時設(shè)置了一個關(guān)閉電壓Voff(VoffVon),用于防止由于系統(tǒng)負(fù)載電流較大而引起的一上電就關(guān)斷的情況。同時,由其他情況引起的電源電壓波動導(dǎo)致芯片電壓下降到Voff時,UVLO電平恢復(fù),芯片不產(chǎn)生參考電源,所有邏輯操作都將被終止。
由此可見,UVLO電路實質(zhì)上是一個遲滯電壓比較器,它必須具備反應(yīng)速度靈敏,門限電壓穩(wěn)定,滯回區(qū)間合理,溫度漂移較低等特點。但是許多電源管理類集成電路的欠壓鎖存電路的設(shè)計思路都是由比較器、帶隙基準(zhǔn)參考電壓和一些邏輯部件構(gòu)成的,如圖2所示。不是響應(yīng)速度跟不上,就是功耗太大,更重要的是這種電路使用帶隙基準(zhǔn)參考電壓源和分壓電路,太過于復(fù)雜,使得電路面積太大而不利于降低成本。
在此提出一種基于0.5μm BCD工藝的UVLO電路,在不使用額外基準(zhǔn)電壓源和比較器以及復(fù)雜數(shù)字邏輯的情況下,能夠達(dá)到UVLO的各項指標(biāo),其最主要的特點就是具有簡單的電路結(jié)構(gòu)、高反應(yīng)速度、低溫度敏感性和精準(zhǔn)的門限電壓,同時版圖面積節(jié)省、功耗較低。
2 電路工作原理
如圖3為所設(shè)計的UVLO電路圖。
晶體管Q1和Q2,電阻R1,R2利用了帶隙基準(zhǔn)原理組成的比較器,有些文獻(xiàn)也把這種比較器稱為帶隙基準(zhǔn)比較器。文獻(xiàn)[4]給出了類似的電路拓?fù)浣Y(jié)構(gòu),但是對于電路具體工作原理沒有做出詳細(xì)的解釋。MOS管M2,M3為其提供有源負(fù)載,M1,M2,M3,M4,M5,M6組成鏡像管,R3,R4,R5,R6和M9組成電阻分壓網(wǎng)絡(luò),其中M9管的作用下面會詳細(xì)介紹,R7,M7;R8,M8組成兩級反相器,Vaa是由Vcc通過穩(wěn)壓二極管產(chǎn)生。
取晶體管Q1的發(fā)射區(qū)面積是Q2的6倍,那么兩個晶體管的跨導(dǎo)關(guān)系是:
由于電阻R1,R2的射極反饋作用,所以晶體管Q1,Q2的等效跨導(dǎo)分別是:
一般情況下gm2R1》1,所以Gm1Gm2。于是,當(dāng)芯片的電源電壓Vcc波動時,晶體管Q1的集電極電流IC1比晶體管Q2的集電極電流IC2變化量要小。正是基于這種集電極電流變化量的快慢,帶隙基準(zhǔn)比較器以IC1為參考端來比較IC1和IC2大小。首先當(dāng)VCC由低壓逐步上升時分以下三種情況:
(1)當(dāng)Vcc比正常供電低的情況下,由于Q1的等效跨導(dǎo)較Q2的跨導(dǎo)小,流過Q2的電流IC2比流過Q1的電流IC1小。如果M1,M2,M3,M4,M5,M6都處在飽和區(qū),那么通過電流鏡M1,M2,M5,M6鏡像到M6管的漏電流ID6比通過電流鏡M3,M4鏡像到M4的漏電流ID4(ID4和ID6均指的是大小而不包含方向)大,這在同一條直流通路下是不可能的,這就驅(qū)使M6進(jìn)入線形區(qū),以保持和M4的漏電流相等。這樣帶隙基準(zhǔn)比較器的輸出X點為低電位,經(jīng)反向后UVLO輸出高電位從而關(guān)閉基準(zhǔn)電源和鎖存整個芯片。應(yīng)當(dāng)注意的是此時M9管處于導(dǎo)通狀態(tài)。
(2)當(dāng)VCC繼續(xù)上升到接近Von時,流過Q1和Q2集電極電流近似相等,即IC1△IC2,那么這時所有鏡像對管都處于飽和區(qū)且電流相等。由于PMOS導(dǎo)通電阻比NMOS導(dǎo)通電阻大2~3倍,選擇Vaa=5 V。則X點電位大于M7的閾值電壓,M7管導(dǎo)通且首先工作在飽和區(qū),選擇M7,M8管的寬長比相等,R7=R8,此時:
只要適當(dāng)選擇M7,M8管的寬長比和電阻R7,R8的大小,就能使得UVLO仍然輸出高電平,從而達(dá)到關(guān)斷基準(zhǔn)電源和鎖存整個芯片的目的。
(3)當(dāng)VCC上升到大于Von時,由于Q2比Q1的跨導(dǎo)大,所以,IC2迅速超過IC。假設(shè)帶隙基準(zhǔn)比較器中各個鏡像對管都處于飽和區(qū),則同第二節(jié)(1)中的分析。同一直流通路上的電流ID6較ID4小,這是不可能的,所以這會驅(qū)使M4管進(jìn)入線形區(qū)。這樣,帶隙基準(zhǔn)比較器輸出X點電位上升到高電平,經(jīng)反相器反向后使得M9管關(guān)閉。A點電位進(jìn)一步被拉升,從而確保UVLO輸出為低電平,使得芯片正常工作。正是由于鏡像對管對流過它們電流差異具有高度敏感性,所以這種UVLO電路反應(yīng)速度很快。當(dāng)VCC由高壓慢慢變低時,同樣也有三種情況:
?、佼?dāng)VCCVoff時,同上一情況中的(3),IC1IC2,M4工作在線形區(qū),M9工作在截止區(qū),UVLO輸出為低電平。
?、诋?dāng)VCC下降到接近Voff時,類似于前面提到的(2),這時IC1△IC2,帶隙基準(zhǔn)比較器中的各個鏡像管都工作在飽和區(qū),X點的電位同樣可以驅(qū)動M7管導(dǎo)通,且使其首先進(jìn)入在線性區(qū)(注意同前面提到的(2)的區(qū)別),M9管關(guān)閉,UVLO輸出仍為低電壓。
③當(dāng)VCC下降到Voff時,IC1>IC2,M6進(jìn)入線性區(qū),X點電位被拉低,經(jīng)過反向器作用,M9管導(dǎo)通,此時進(jìn)一步達(dá)到低壓鎖存的效果。應(yīng)當(dāng)注意的是此時的Von≠Voff。
從上面的分析可知,當(dāng)晶體管Q1和Q2的集電極電流相等時,帶隙基準(zhǔn)比較器各個鏡像對管都工作在飽和區(qū),此時A的電壓大小非常關(guān)鍵。設(shè)此時A點電壓為VREF,Q1,Q2集電極電流為:
對于雙極晶體管的基極發(fā)射極電壓,有以下關(guān)系:
而IS∝SE,其中,是晶體管發(fā)射極面積。由于Q1的發(fā)射極面積是Q2的6倍,所以,式中:
由于VBE具有負(fù)的溫度系數(shù),而VT具有正的溫度系數(shù),只要適當(dāng)選擇電阻R1、R2的比值,就可以實現(xiàn)幾乎零溫度系數(shù)的帶隙電壓?,F(xiàn)在再分別計算Von和Voff。
由上面分析可知,當(dāng)電源電壓VCC升高到尚未達(dá)到UVLO的開啟電壓Von時,UVLO輸出高電平,且M9處于導(dǎo)通狀態(tài)(忽略其導(dǎo)通電阻),此時A點電壓為:
只有VA>VREF時,UVLO的電平才會翻轉(zhuǎn),這樣就得到了開啟電壓的門限值Von,
一旦VCC>Von,M9管關(guān)閉,這時A點電壓:
大于VREF,使得UVLO更穩(wěn)定地輸出低電平。同理,可以得出UVLO的關(guān)閉電壓值Voff:
那么UVLO的滯回區(qū)間為:
3 電路仿真與分析
使用HSpice電路仿真軟件在CSMC 0.5μm BCD工藝庫下對UVLO電路進(jìn)行仿真。由上面分析可知,UVLO電平翻轉(zhuǎn)與晶體管Q1,Q2集電極電流變化速度快慢密切相關(guān),所以對帶隙基準(zhǔn)晶體管上集電極電流變化做了如圖4的仿真。從圖4中可以明顯看出,在2 ms以前,IC1>IC2,UVLO輸出高電平。在2 ms時,兩個晶體管的電流都急劇變大,但是由于Q2管的跨導(dǎo)比Q1管小,所以很快,IC1IC2,UVLO輸出為低電平。下面可同理推出。
因為DC-DC芯片應(yīng)用的溫度范圍比較大,而且工藝中的電阻、晶體管等受溫度影響也比較大,所以在實際設(shè)計中,應(yīng)當(dāng)充分考慮到這點。在此對UVLO不同溫度下進(jìn)行仿真,盡可能把滯回區(qū)間的誤差縮小到很小的范圍內(nèi),以滿足DC-DC芯片在寬溫度范圍內(nèi)工作。表1和圖5是對本文所設(shè)計的UVLO電路在-40℃,25℃,80℃和140℃下的仿真結(jié)果。從中可以看出,在25℃時,Von=9 V,Voff=7 V,滯回區(qū)間是2 V。在其他溫度下的偏差最大也不超過0.2 V,可見其最突出的優(yōu)勢是可以在寬溫度范圍內(nèi)工作而不失精度。
除此之外,當(dāng)芯片發(fā)生欠壓鎖存時,芯片的功耗也是非常小的。這主要是因為當(dāng)芯片發(fā)生欠壓鎖存時,芯片的其他部分都不工作,也就不消耗功率,UVLO電路的主要功耗是流過帶隙晶體管和R3,R4,R5,R6電阻的電流所產(chǎn)生,只要適當(dāng)?shù)卣{(diào)節(jié)這些電阻阻值就可以把功耗降低到最低,但是考慮到版圖的面積,實際仿真中的功耗可減小到150μW以下。
4 版圖設(shè)計
使用CSMC 0.5 μm BCD工藝技術(shù),對UVLO電路設(shè)計版圖。由于利用帶隙基準(zhǔn)原理,在要求精度較高的情況下,設(shè)計時應(yīng)注意UVLO模塊與其他模塊隔離。與傳統(tǒng)的UVLO電路相比,最顯著的提升就是版圖面積大大縮小,只要工藝中包含高阻值的電阻類型,這種優(yōu)勢就更為突出。
5 結(jié) 語
在此針對DC-DC電源管理系統(tǒng)所必須的欠壓所存功能,詳細(xì)介紹一種新的改進(jìn)UVLO電路,相對于傳統(tǒng)的UVLO電路,它最突出的優(yōu)點是不使用額外的帶隙基準(zhǔn)源和復(fù)雜的數(shù)字邏輯,因此節(jié)省了芯片面積。HSpice仿真結(jié)果表明,它在-40~+140℃范圍內(nèi)最大失真不超過2 %,因此可以在寬溫度范圍內(nèi)工作?;具m用于各種類型的電源管理類芯片,對工藝要求也不高。
評論