軟件無線電設計中ASIC、FPGA和DSP的選擇策略探討

但如果要求這些器件在將來支持升級到尚未定義的4G無線結構，ASIC在數字無線設計中的適用度也將隨之發(fā)生變化。例如在無線領域中，關于是否應在4G系統(tǒng)結構中采用正交頻分多路復用(OFDM)技術還存在諸多分歧，很多設計人員認為OFDM在多徑環(huán)境下具有較強的魯棒性，并可兼容多種寬帶標準，如局域多點分布式業(yè)務(LMDS)和多信道多點分布式業(yè)務(MMDS)。

然而，由于4G標準尚未定義，而且在該結構中任何ASIC信號處理器件的使用都將給未來的升級帶來無法預料的風險，因此中頻處理也必須使用FPGA或DSP器件。

隨著信號處理越來越多的來自數字中頻輸入，4G結構中的處理算法也變得越來越專業(yè)化，這限制了單個ASIC器件滿足所需可編程要求的能力。

在3G/GSM無線應用中，W-CDMA采用了由透平編碼和卷積編碼組合而成的糾錯機制，由此滿足所需的誤碼率(BER)性能要求。另一方面，GSM采用卷積編碼和Fire編碼的組合作為其糾錯機制，因此定位于特定糾錯算法的商用ASIC器件將不再適用于GSM平臺，而FPGA或DSP實現則是一種更好的選擇。

集成度

ASIC器件在軟件無線電結構設計中的另一劣勢是集成度。隨著ASIC、DSP和FPGA開發(fā)技術的不斷進步，在單個器件中集成的功能也急劇增加。但對于ASIC，靈活性將隨集成度的增加而降低。

例如，充當數字收發(fā)器的ASIC芯片完全適用于多種空中接口標準，包括GSM、IS-136、CDMA2000和UMTS W-CDMA。如果在ASIC中添加了CDMA碼片率處理器，那么該ASIC就不再適用于GSM和IS-136。如果在ASIC中添加一個支持QPSK、8PSK和16QAM調制方案的調制器或解調器，就能使其成為實現CDMA高速數據速率(HDR)規(guī)范的有效解決方案，但不再適用于任何其他標準。

在這一級集成度上，多個ASIC器件需要支持多個空間接口標準，但這通常有些不切實際。

與ASIC器件相比，DSP或FPGA器件可輕松地集成多種數字無線功能，并且不會顯著降低器件的靈活性。

在上例中，CDMA2000 HDR ASIC提供的大多數功能均能在Xilinx公司的XCV1000E上實現，如表1所示。這樣的集成度通常導致這些產品與基于ASIC的器件相比，具有更小的整體波形因數以及更高的靈活性。

開發(fā)周期

ASIC器件的靈活性在軟件無線電產品的開發(fā)中也具有其優(yōu)勢：現有的ASIC算法開發(fā)已經相當完善，這有助于縮短產品的上市時間。硬件設計是基于ASIC功能的關鍵開發(fā)進程，而軟件開發(fā)則受制于接入器件可編程特性的程序庫生成。

基于DSP或FPGA的設計開發(fā)周期則要復雜得多，因為軟件開發(fā)需要的資源通常比相應的硬件開發(fā)多得多?，F有的經優(yōu)化通用算法程序庫有利于加速DSP和FPGA的軟件開發(fā)，但這些算法必須集成在一起實現期望的數字無線功能，因此需要完整的軟件開發(fā)周期。設計人員還必須注意DSP和FPGA軟件開發(fā)方法之間的主要差異。在DSP上編譯算法的時間通常以秒計算，而在FPGA上綜合處理并對類似算法進行布線的時間則需要數小時。例如Xilinx公司的典型FPGA布線速率為每小時400,000個門電路，因此帶有2百萬個門電路的XCV2000E的編譯可能需要半天的時間才能完成。這使得FPGA的設計調試成為一項昂貴的過程，因此FPGA的設計周期通常需要在對器件算法進行布線之前，進行更多的先期分析，包括多路仿真和模型測試。

性能

在軟件無線電結構中，任何信號處理器件的鑒定必須包括衡量該器件是否能在指定的時間內完成所需的功能。這類評估中一種最基本的基準點測量就是1,024點快速傅立葉變換(FFT)處理時間的測量，參見表2中的突顯部分。

在表2的示例中，可編程ASIC明顯勝過DSP或FPGA實現。通常ASIC可為任何指定的功能提供最佳性能，其執(zhí)行時間可參見下述數據表單。對DSP和FPGA功能實現的性能進行比較相當困難，因為這些器件的結構分別用于處理不同類型的問題。DSP工作于非常高的速率條件下，但在某一時刻只能完成有限的處理任務。另一方面FPGA的工作速率通常低于DSP的速率，但對同時可完成的處理任務則幾乎沒有限制。為了說明上述這些差異，考慮如圖2所示的具有16個抽頭的簡單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203 DSP具有300MHz的時鐘頻率，在合理的優(yōu)化設計中，每秒可完成大約4億至5億次MAC操作。這意味著C6203系列器件的FIR濾波具有最大為每秒3,100萬次采樣的輸入速率。但在FPGA中，所有16次MAC操作均可并行執(zhí)行。對于Xilinx的Virtex器件，16位MAC操作大約需要配置160個結構可重置的邏輯塊(CLB)，因此16個并發(fā)MAC操作的設計實現將需要大約2,560個CLB。XCV300E可輕松地實現上述配置，并允許FIR濾波器工作在每秒1億個樣本的輸入采樣速率下。