軟件無線電設(shè)計中ASIC、FPGA和DSP的選擇策略探討

ASIC器件的設(shè)計通常經(jīng)過優(yōu)化以提供卓越的功率性能。但大多數(shù)可編程器件的功率將隨器件利用率和時鐘頻率的增加而急劇增長，因此在衡量整體設(shè)計的功率分配時，必須考慮這一因素。

例如，利用Altera公司的20K600可編程邏輯器件(PLD)實(shí)現(xiàn)的4信道下行轉(zhuǎn)換器只需消耗不到2W的功率，即可實(shí)現(xiàn)每秒2,500萬次采樣的輸入數(shù)據(jù)率。這樣的功率雖然比較高，但對于指定的應(yīng)用還是可以接受的。如果將輸入數(shù)據(jù)率提高至每秒6,500萬次采樣，那么消耗的功率將達(dá)到5W，這超出了許多數(shù)字無線產(chǎn)品所能承受的功率門限。

與Altera 20K600相比，在相同的輸入數(shù)據(jù)率條件下，Analog Devices 公司的AD66244信道下行轉(zhuǎn)換器ASIC消耗的功率為700mW。
在較低的速率條件下，FPGA的功率利用率通常優(yōu)于高端DSP。為對此加以說明，考慮Dish Network公司在數(shù)字視頻廣播中采用的糾錯機(jī)制。在該系統(tǒng)中速率高達(dá)27.647Mbps的多路復(fù)用數(shù)據(jù)采用Reed-Solomon糾錯機(jī)制進(jìn)行編碼，該機(jī)制為每188個數(shù)據(jù)字節(jié)直接生成16個奇偶校驗字節(jié)，并生成最大為30Mbps的合成數(shù)據(jù)率。

在5,000個時鐘周期中，TMS320C6203可解碼204個字節(jié)的Reed-Solomon代碼字。為實(shí)現(xiàn)所需的數(shù)據(jù)吞吐量，在300 MHz頻率下，CPU必須實(shí)現(xiàn)近50%的利用率，而消耗的功率約為1.53W。

與此相反，在Xilinx XCV100E上實(shí)現(xiàn)的Reed-Solomon解碼器設(shè)計消耗的功率僅為200mW。這是一個巨大的改進(jìn)，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。

器件選擇

表3總結(jié)了上述結(jié)果。表中每類器件按1至5的標(biāo)度主觀地設(shè)定功率極限，1表示該類較差的選擇，而5則表示最佳選擇。

有了上述分析，也就不難得到采用ASIC、FPGA和DSP器件設(shè)計軟件無線電的區(qū)分原則，這些原則歸納如下：1. ASIC只需提供可以接受的可編程性和集成水平，通常即可為指定的功能提供最佳解決方案。2. FPGA可為高度并行或涉及線性處理的高速信號處理功能提供最佳的可編程解決方案。3. DSP可為涉及復(fù)雜分析或決策分析的功能提供最佳可編程解決方案。

隨著技術(shù)的進(jìn)步，DSP、ASIC和FPGA將在芯片上支持更多的功能，這進(jìn)一步模糊了三者之間的界限。而對于軟件無線電設(shè)計人員，這意味著他們在今后的設(shè)計中將面臨更難的選擇。