基于DSP/FPGA的超高速跳頻系統(tǒng)基帶設(shè)計

　　跳頻通信系統(tǒng)作為擴頻通信體制中的一種重要類型，以其出色的抗遠近效應(yīng)、抗干擾能力，在軍用、民用通信領(lǐng)域得到了廣泛應(yīng)用。跳頻通信方式是指載波受一偽隨機碼的控制, 不斷地、隨機地跳變，可看成載波按照一定規(guī)律變化的多頻頻移鍵控(MFSK)。跳頻通信的頻率受偽隨機碼控制不斷跳變，跳頻圖案可以設(shè)置幾千乃至上萬個，收發(fā)兩端只要跳頻圖案一致，跳頻時間同步，就可在信息傳輸過程中不斷跳變空間頻率信道，實現(xiàn)跳頻通信。

　　近年來隨著半導(dǎo)體工藝和計算機技術(shù)的發(fā)展，DSP（Digital Signal Processor）、FPGA（Field Programmable Gates Array）等現(xiàn)代信號處理芯片越來越成熟和普遍使用，以前只能理論研究的跳頻技術(shù)有了實現(xiàn)的可能。

　　1 基于FPGA/DSP的跳頻系統(tǒng)硬件架構(gòu)

　　本跳頻通信系統(tǒng)的發(fā)射系統(tǒng)如圖1。信源信息進入DSP進行信道編碼；隨后DSP根據(jù)編碼結(jié)果使能FPGA控制DDS在中頻段產(chǎn)生跳頻信號；最后混頻器把信號頻率搬移到射頻上，經(jīng)過高頻放大器放大后發(fā)射。

　　接收系統(tǒng)如圖2。天線將接收到的信號經(jīng)過高頻放大器放大后，與第一本振混頻，產(chǎn)生第一中頻信號；DDS受DSP控制，作為第二本振，與接收到的跳頻信號按相同規(guī)律跳頻（但頻率相差一個中頻），至此得到了固定中頻，完成解跳；隨后，對信號進行中頻采樣，在數(shù)字域中利用正交NCO（NCO位于FPGA中，受DSP控制）實現(xiàn)數(shù)字解調(diào)；得到的結(jié)果在DSP中進行信道解碼，恢復(fù)原始信息，送到信宿。

　　可以看到本跳頻系統(tǒng)中，F(xiàn)PGA是硬件邏輯的載體，完成基帶信號采樣后的混頻、濾波等操作及對DDS、ADC等外部邏輯的控制；DSP控制FPGA內(nèi)部邏輯以及DDS、ADC等邏輯單元完成跳頻通信系統(tǒng)基帶部分的發(fā)射與接收及其一系列計算任務(wù)；高精度時鐘源為整個系統(tǒng)提供時間基準，經(jīng)過DSP、FPGA、DDS等器件內(nèi)部鎖相環(huán)倍頻，為各器件提供主時鐘。

　　2 DSP與FPGA之間的數(shù)據(jù)通信設(shè)計

　　DSP與FPGA之間的接口如圖3所示。

　　FPGA上的邏輯設(shè)計采用了OnChipBus+UserLogic的SOPC設(shè)計思想。其中OnChipBus采用Avalon總線。Avalon交換結(jié)構(gòu)是Altera公司提出的一種在可編程片上系統(tǒng)中連接片上處理器和各種外設(shè)的互聯(lián)機構(gòu)，是一種同步總線，包含完善的總線仲裁邏輯，并針對自身產(chǎn)品進行邏輯優(yōu)化，特別適合用在Altera FPGA上。但是，Avalon總線與C54x系列DSP的外部存儲器異步接口時序不兼容，為此，設(shè)計了Bus Bridge模塊，一邊是DSP EMIF的Slave Interface，連接到DSP的EMIF，映射到DSP IO空間；另一邊是Avalon總線的Master Interface，連接到Avalon總線，從而實現(xiàn)兩種總線間數(shù)據(jù)的透明傳輸。

　　FPGA的內(nèi)部邏輯采用了模塊化的設(shè)計思想，每個Logic都包括AvalonSlaveInterface、RegisterFile和UserLogic三部分。其中， AvalonSlaveInterface是AvalonBus的從接口邏輯；RegisterFile是寄存器組邏輯，通過Avalone總線映射到DSP相應(yīng)的IO地址空間；UserLogic用于實現(xiàn)用戶邏輯，其功能完全由RegisterFile的內(nèi)容決定。各個模塊獨立工作，模塊之間的通信通過片上總線進行，增加了設(shè)計的靈活性，便于維護和擴展，并可以利用SOPC Builder工具完成系統(tǒng)的集成。

　　3 基于DSP/FPGA的跳頻系統(tǒng)基帶部分關(guān)鍵模塊設(shè)計

　　3.1 跳頻器設(shè)計

　　本設(shè)計選用DDS作為跳頻器。DDS可以視為由NCO和高速DAC構(gòu)成。NCO決定了DDS輸出信號的頻率范圍、分辨率和相位分辨率等參數(shù)，它主要由相位累加器、相位偏移加法器和余弦表構(gòu)成。其具體實現(xiàn)如圖4。

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