基于FPGA的北斗QPSK信號調制器設計

摘要 為研制北斗衛(wèi)星導航模擬信號源，設計實現(xiàn)了北斗QPSK信號調制器。文中在分析了北斗衛(wèi)星導航系統(tǒng)B1頻段信號的正交相移鍵控調制信號的基礎上，基于軟件無線電的思想，在FPGA硬件平臺上實現(xiàn)了QPSK信號調制器，通過功率譜測試，QPSK解調和簡單串口信息傳輸，驗證了調制解調硬件單元的正確性。

北斗衛(wèi)星導航系統(tǒng)(BeiDou Navigation SatelliteSystem)是我國正在實施的自主研發(fā)、完全獨立運行的全球衛(wèi)星導航系統(tǒng)，有著廣泛的應用前景。北斗衛(wèi)星導航系統(tǒng)信號采用正交相移鍵控(QPSK)調制，提高了數(shù)據傳輸速率，降低了信號間的相互干擾，改善了定位性能，成為目前全球衛(wèi)星定位系統(tǒng)現(xiàn)代化發(fā)展的方向之一。因此對北斗衛(wèi)星導航接收機的需求日益增加，為了測試驗收高性能衛(wèi)星導航接收機的靜態(tài)性能及動態(tài)性能，需要模擬產生北斗導航系統(tǒng)在各種環(huán)境下的真實衛(wèi)星信號。

目前，針對北斗導航系統(tǒng)模擬信號源的研究較少，可參考GPS和GLONASS模擬信號源的研究，分析各個導航系統(tǒng)之間的差別，找到合適的研究方案。文獻分析了GLONASS信號的結構特點，研究了復雜環(huán)境下GLONASS導航信號的產生，文獻針對GPS信號模擬源的算法進行研究，并通過FPGA實現(xiàn)模擬源的產生，文獻分析了北斗衛(wèi)星導航B1頻段信號的結構，并用Simulink平臺實現(xiàn)了信號模擬。

北斗導航系統(tǒng)已于2011年12月進入試運行階段，并于2012年12月公布了空間信號接口控制文件(Interface Control Document，ICD)。本文針對ICD文件中北斗B1頻段的QPSK調制信號進行結構分析，采用軟件無線電的方法來研究QPSK信號的調制解調，分析QPSK信號調制解調的原理，利用FPGA仿真實現(xiàn)QPSK信號的調制解調，同時在射頻輸出端觀察調制信號的功率密度譜。

1 北斗B1頻段信號特征

北斗B1頻段信號由兩個支路的“測距碼+導航電文”正交調制在載波上構成。信號表達式如下

式中，j表示衛(wèi)星編號;AI、AQ分別表示調制于B1頻段載波同相、正交相支路的測距碼振幅;CI、CQ分別表示同相、正交相支路的測距碼;DI、DQ分別表示同相、正交相支路測距碼上調制的數(shù)據碼;f表示B1頻段載波頻率;φI、φQ分別表示B1頻段載波同相、正交相支路的初相。

根據北斗B1頻段信號QPSK調制方式的特點以及上式所示的信號結構，可知北斗B1頻段每顆衛(wèi)星均有一對獨特的測距碼，兩者彼此不相關且正交，接收到同一顆衛(wèi)星信號的兩個支路受各種因素影響所導致的碼延遲、多普勒頻移等均相同。

2 北斗信號的QPSK調制

在“北斗二號”系統(tǒng)中，采用正交相移鍵控，QPSK，QPSK調制技術的核心思想是兩個載波正交BPSK信號的合成，即將一個比特流的每一個四進制碼元用兩個二進制碼元的組合來表示，兩個二進制碼元中的前一個碼元用I表示，后一個碼元用Q表示。由于在一個調制符號中傳輸2 Byte，QPSK調制比BPSK調制的帶寬效率高一倍。載波的相位為4個間隔相等的值：π/4，3π/4，5π/4，7π/4。這種調制方式使同一載波每次可傳輸2 Byte信息，從而使載波的頻帶利用率比BPSK提高了1倍，同時抗干擾性更強。

對QPSK調制后的數(shù)據進行相關運算，選取50位數(shù)據，通過仿真結果可以發(fā)現(xiàn)，加入QPSK調制技術后，原測距碼的自相關曲線發(fā)生了變化。在QPSK調制下的測距碼，除了存在一個明顯的高峰外，還具有兩個比較明顯的次高峰，分別位于靠近主峰的左右兩側。

3 北斗B1頻段信號的模擬

北斗B1頻段數(shù)字信號生成首先按照固定的采樣時間間隔，也就是固定的采樣頻率(采樣頻率取1 561.098 MHz)，加入衛(wèi)星的初始相位和多普勒頻移，生成中頻載波信號;然后將經過QPSK調制方式調制的測距碼和北斗導航電文調制到載波上疊加。如果是MEO/IGSO的衛(wèi)星需要在導航電文中在調制20位的NH碼。每顆衛(wèi)星的測距碼和導航電文都不同，因此應該對每顆衛(wèi)星的信號進行疊加，接著對多衛(wèi)星信號的每顆衛(wèi)星信號加入預設的強度，可設定的高斯白噪聲，最后設定好模擬時長，將信號數(shù)據通過工作站儲存模塊導入到工作站保存。

4 FPGA仿真實現(xiàn)QPSK調制解調

QPSK調制對輸入數(shù)據流經內插、成形濾波和并串轉換后，再經正交調制后即得到已調QPSK信號。內插有助于對基帶信號進行波形成形，可以通過重復現(xiàn)存采樣點或者插入零脈沖來實現(xiàn)，成形濾波器的作用是消除碼間干擾和頻譜擴散。QPSK解調對基帶信號進行抽取、CIC濾波和Costas環(huán)載波同步后，再經過解調得到輸出數(shù)據。采用多級CIC濾波器級聯(lián)來實現(xiàn)較大的阻帶衰減，Costas環(huán)來估計和校正解調過程中的多普勒頻移。在整個設計方案中，數(shù)字調制解調算法在FPGA中完成。FPGA硬件框圖如圖4所示，系統(tǒng)原理方案如圖5所示。

圖5中CIC濾波器即級聯(lián)積分器梳狀(Cascade Integrator Comb，CIC)濾波器，濾波器的沖擊響應如下形式

調制部分，數(shù)據通過串口輸入，產生寬度為8 bit的并行數(shù)據流，然后分成I，Q兩路數(shù)據流，經過補零內插，成形濾波和數(shù)據位截短后，通過并串轉換，再通過DDS模塊生成基帶QPSK調制信號。調制輸出數(shù)據的速率是128 kbit·s-1，而實現(xiàn)DDS的器件AD9857中設定輸入數(shù)據速率是1 Mbit·s-1，為使兩者速率匹配，設計中采用內插方法來實現(xiàn)。在內插模塊的設計中，采用最簡單的實現(xiàn)方法，即在數(shù)據之間插零。零的個數(shù)N由內插前后數(shù)據的速率決定，設計中N=7。內插模塊通過數(shù)據鎖存器和計數(shù)器實現(xiàn)。在內插模塊設計中，由于采用了“插零”處理，導致碼間干擾和帶外輻射增大，為減小這些對信號解調的影響，設計采用成型濾波器。并串轉換模塊通過4級鎖位寄存器實現(xiàn)，并行16位的輸人數(shù)據按照并行4位的格式串行輸入到DDS。