采用高性能SRAM提高DSP密集型應(yīng)用的性能

　　基于FPGA 的 DSP

　　如圖2所示的賽靈思Virtex等FPGA采用專用的DSP塊來高效實現(xiàn)DSP算法。每個DSP塊都包含基于硬件的專用函數(shù)，如：乘法、乘法累加、加法、移位、對比、位邏輯函數(shù)與模式檢測。通過級聯(lián)多個DSP塊可以實現(xiàn)更廣泛的數(shù)學(xué)函數(shù)。

　　DSP存儲器需求

　　每個周期執(zhí)行DSP函數(shù)都需要能夠高效地從存儲器提取指令與數(shù)據(jù)。因此，保持DSP性能的關(guān)鍵是高存儲器帶寬。DSP處理器和FPGA DSP塊已經(jīng)建立了內(nèi)部高速緩存存儲器架構(gòu)(L1/L2)，以支持每個周期多次的存儲器存取。采用單獨的存儲器組存儲指令與數(shù)據(jù)，可實現(xiàn)一種超級哈佛架構(gòu)。處理器采用這種布置能夠在每個周期并行提取指令與數(shù)據(jù)操作數(shù)。另外，DSP算法中的存儲器存取一般呈現(xiàn)出可預(yù)測的模式。例如，F(xiàn)IR濾波器系數(shù)是按順序循環(huán)存取。對于更深的外部存儲，一般采用支持各種SDRAM存儲器(DDR2/3、RLDRAM)、基于硬件的外部存儲器接口(EMIF)。

　　為了使DSP性能提高兩倍，可以實現(xiàn)采用QDR SRAM完成外部存儲的最新創(chuàng)新性方法。

　　四倍數(shù)據(jù)速率(QDR)架構(gòu)

　　如圖3所示賽普拉斯QDR-IV SRAM等SRAM是針對高吞吐量而精心優(yōu)化的高性能存儲器器件。此類存儲器具有多個配備雙數(shù)據(jù)速率(DDR)接口的獨立數(shù)據(jù)端口。對這些數(shù)據(jù)端口的存取可同時進行并且相互獨立。地址總線共用，并且根據(jù)相關(guān)配置以單或雙數(shù)據(jù)速率運行。目前市場上密度最高的產(chǎn)品為144Mb，而且支持18倍或36倍配置。

　　QDR-IV SDRAM的架構(gòu)特點非常有利于需要高吞吐量、低時延和真正隨機存取的數(shù)字信號處理流程。

　　傳統(tǒng)方法(SDRAM)與新方法(QDR-IV)對比

　　圖4說明了測試環(huán)境的整體設(shè)置。采用基于FPGA的DSP功能對比不同存儲器類型的最高數(shù)據(jù)吞吐量。