基于IBM GPM模型的DDR2接口信號(hào)完整性分析

　　1. IBM GPM模型結(jié)構(gòu)

　　隨著ASIC技術(shù)和工藝突飛猛進(jìn)的發(fā)展，65/45nm工藝已成為當(dāng)前設(shè)計(jì)的主流，高頻翻轉(zhuǎn)，沖擊電流求給ASIC后端版圖設(shè)計(jì)，封裝及系統(tǒng)設(shè)計(jì)帶來(lái)了前所未有的挑戰(zhàn)，信號(hào)完整性問題,以及往往被忽略的因芯片接口電路同時(shí)開關(guān)造成的同步開關(guān)噪聲（SSN）,由于影響到其相臨邏輯器件的穩(wěn)定和時(shí)序變得越來(lái)越關(guān)鍵。在芯片設(shè)計(jì)階段，需要對(duì)芯片的版圖布局、芯片封裝以及客戶板級(jí)信息進(jìn)行建模和聯(lián)合仿真，才可以確保系統(tǒng)很好滿足整個(gè)系統(tǒng)性能的要求，提高設(shè)計(jì)的成功率。因此如何在物理設(shè)計(jì)前提供相對(duì)精確的仿真模型成為一個(gè)關(guān)鍵問題。

　　IBM在設(shè)計(jì)大規(guī)模芯片的過程中采用基于Hspice 語(yǔ)言建立的GPM（Generic Package Model）模型指導(dǎo)設(shè)計(jì)中的前仿與設(shè)計(jì)后驗(yàn)證，它不僅包含封裝供電網(wǎng)絡(luò)和信號(hào)通路的模型，還包括芯片上的供電網(wǎng)絡(luò)、IO以及與芯片局部的SRAM、RA等邏輯電路和片上濾波電容（DECAP）的布局，另外客戶還可以加入實(shí)際的PCB負(fù)載模型與其連接組成完整的鏈路仿真模型。GPM模型的物理結(jié)構(gòu)框圖如圖1所示。

圖1 IBM GPM物理結(jié)構(gòu)框圖

　　其中，C4是用于連接芯片與封裝的焊球，Package VDD Supply是封裝上芯片內(nèi)核供電網(wǎng)絡(luò)，Package VDD2 Supply是封裝上的IO供電網(wǎng)絡(luò)，而Package GND Supply是封裝上GND網(wǎng)絡(luò)，On-Chip VDD Bus, On-Chip VDD2 Bus, On-Chip Ground Bus則是芯片上相應(yīng)供電網(wǎng)絡(luò)。對(duì)圖1所示各個(gè)部分建模，可以方便地得到GPM模型的電路結(jié)構(gòu)（如圖2）。

　　IBM的芯片采用結(jié)構(gòu)相對(duì)固定的電源網(wǎng)絡(luò)，設(shè)計(jì)初期可以對(duì)于電源網(wǎng)絡(luò)建模使用一套標(biāo)準(zhǔn)的RLC參數(shù)模型，并可以根據(jù)實(shí)際設(shè)計(jì)所采用的布局，對(duì)芯片和封裝的電源網(wǎng)路RLC參數(shù)進(jìn)行修正。對(duì)于不同的尺寸的芯片與封裝設(shè)計(jì)，通過調(diào)節(jié)BGA與C4端相應(yīng)的電源管腳比例可以實(shí)現(xiàn)在不改變基本模型結(jié)構(gòu)的情況下，調(diào)整接入仿真模型RLC網(wǎng)絡(luò)的比例近而接近實(shí)際設(shè)計(jì)。對(duì)于板級(jí)負(fù)載，GPM模型里也會(huì)提供標(biāo)準(zhǔn)接口。

圖2 GPM模型電路結(jié)構(gòu)

　　GPM模型具體由以下幾個(gè)部分組成：

1）芯片內(nèi)部電源和地的電阻網(wǎng)絡(luò)；
2）芯片內(nèi)部電源/地網(wǎng)絡(luò)，和布線層所產(chǎn)生的寄生電容；
3）用來(lái)模擬時(shí)鐘buffer、splitter、latches以及組合邏輯的反相器鏈路結(jié)構(gòu)；
4）封裝信號(hào)線、過孔、焊球模型；
5）封裝電源/地平面、過孔、焊球模型；
6）連接在模型提取窗口內(nèi)的器件電流模型

　　綜合考慮仿真速度與精度，作為局部仿真模型在90nm工藝下，一般芯片上提取窗口大小為800umX1200um。模型一般包含若干I/Os，信號(hào)線為有損傳輸線模型，信號(hào)線之間存在互感和互容，過孔、焊球等不連續(xù)性結(jié)構(gòu)也采用RLC參數(shù)模型。