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解析高速PCB設(shè)計(jì)中的時(shí)序分析及仿真策略

作者: 時(shí)間:2014-07-25 來(lái)源:網(wǎng)絡(luò) 收藏

  TCLKA_DELAY=TCO_CLKA+Tflt_CLKA

本文引用地址:http://m.butianyuan.cn/article/256058.htm

  而

  TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

  若要滿足數(shù)據(jù)的保持時(shí)間,則必須有:

  TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0

  展開、整理并考慮時(shí)鐘抖動(dòng)Tjitter等因素,可得如下關(guān)系:

  (TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>02

  式(2)中,第一個(gè)括號(hào)內(nèi)仍然是時(shí)鐘芯片CLOCK BUFFER輸出時(shí)鐘之間的最大相位差;第二個(gè)括號(hào)內(nèi)繼續(xù)可以理解為時(shí)鐘芯片輸出的兩個(gè)時(shí)鐘CLKA、CLKB分別到達(dá)RECEIVER和DRIVER的最大延時(shí)差;要滿足數(shù)據(jù)的保持時(shí)間,實(shí)際可調(diào)整的部分也只有兩項(xiàng),即Tflt_CLKB_MIN-Tflt_CLKA_MAX和Tflt_DATA_SWITCH_DELAY_MIN。單從滿足保持時(shí)間的角度而言,Tflt_CLKB_MIN和Tflt_DATA_SWITCH_DELAY_MIN應(yīng)盡可能大,而Tflt_CLKA_MAX則要盡可能小。也就是說(shuō),若欲滿足保持時(shí)間,就要使接收時(shí)鐘早點(diǎn)來(lái),而數(shù)據(jù)則要晚點(diǎn)無(wú)效(invalid)。

  為了正確無(wú)誤地接收數(shù)據(jù),必須綜合考慮數(shù)據(jù)的建立時(shí)間和保持時(shí)間,即同時(shí)滿足(1)式和(2)式。分析這兩個(gè)不等式可以看出,調(diào)整的途徑只有三個(gè):發(fā)送時(shí)鐘延時(shí)、接收時(shí)鐘延時(shí)和數(shù)據(jù)的延時(shí)。調(diào)整方案可這樣進(jìn)行:首先假定發(fā)送時(shí)鐘延時(shí)嚴(yán)格等于接收時(shí)鐘延時(shí),即Tflt_CLKA_MIN-Tflt_CLKB_MAX =0和Tflt_CLKB_MIN-Tflt_CLKA_MAX =0(后文將對(duì)這兩個(gè)等式的假設(shè)產(chǎn)生的時(shí)序偏差進(jìn)行考慮),然后通過(guò)仿真可以得出數(shù)據(jù)的延時(shí)范圍,如果無(wú)解則返回上述兩個(gè)等式,調(diào)整發(fā)送時(shí)鐘延時(shí)或接收時(shí)鐘延時(shí)。下面是寬帶網(wǎng)交換機(jī)中GLINK總線公共時(shí)鐘同步數(shù)據(jù)收發(fā)的例子:首先假定發(fā)送時(shí)鐘延時(shí)嚴(yán)格等于接收時(shí)鐘延時(shí),然后確定數(shù)據(jù)的延時(shí)范圍,代入各參數(shù),(1)和(2)式分別變?yōu)椋?/p>

  1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0

  0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0

  在不等式提示下,結(jié)合PCB布局實(shí)際,確定Tflt_DATA_SETTLE_DELAY_MAX<1.1;Tflt_DATA_SWITCH_DELAY_MIN >-0.1,剩下0.4ns的余量分配給了兩個(gè)時(shí)鐘的時(shí)差和Tmargin。在SPECCTRAQUEST中提取拓?fù)洳⑦M(jìn)行信號(hào)完整性仿真,進(jìn)而確定各段線長(zhǎng)及拓?fù)浣Y(jié)構(gòu)。對(duì)此結(jié)構(gòu)(共12種組合)進(jìn)行全掃描仿真,得到Tflt_DATA_SETTLE_DELAY_MAX=1.0825 Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004,符合確定的1.1和

  -0.1的范圍指標(biāo)。由此可以得出GLINK總線數(shù)據(jù)線的約束規(guī)則:①匹配電阻到發(fā)送端的延時(shí)不應(yīng)大于0.1ns;

 ?、跀?shù)據(jù)線必須以0.1ns進(jìn)行匹配,即每個(gè)數(shù)據(jù)線都必須在0.65ns~0.75ns之間。有了上述的約束規(guī)則就可以指導(dǎo)布線了。

  下面再考慮硬性規(guī)定Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0帶來(lái)的影響。事先約束發(fā)送時(shí)鐘和接收時(shí)鐘完全等長(zhǎng)(在實(shí)際操作中以0.02ns進(jìn)行匹配)在CADENCE環(huán)境下,進(jìn)行時(shí)鐘仿真,得到結(jié)果:|Tflt_CLKA_MIN-Tflt_CLKB_MAX|<0.2和|Tflt_CLKB_MIN-Tflt_CLKA_MAX|<0.2??梢娏艚oTmargin的余量為0.2ns。

  最終的仿真結(jié)果是:① 匹配電阻到發(fā)送端的延時(shí)不應(yīng)大于0.1ns;②數(shù)據(jù)線以0.1ns進(jìn)行匹配,即每個(gè)數(shù)據(jù)線都必須在0.65ns~0.75ns之間;③發(fā)送時(shí)鐘和接收時(shí)鐘以0.02ns匹配等長(zhǎng);④Tmargin=0.2ns。有了上述拓?fù)浣Y(jié)構(gòu)樣板和約束規(guī)則就可以將SPECCTRAQUEST或ALLEGRO導(dǎo)入到CONSTRAINS MANAGER中。當(dāng)這些設(shè)計(jì)約束規(guī)則設(shè)置好后,就可以利用自動(dòng)布線器進(jìn)行規(guī)則驅(qū)動(dòng)自動(dòng)布線或人工調(diào)線。

  圖3 仿真波形

  2 源同步時(shí)序關(guān)系及仿真實(shí)例

  所謂源同步就是指時(shí)鐘選通信號(hào)CLK由驅(qū)動(dòng)芯片伴隨發(fā)送數(shù)據(jù)一起發(fā)送,它并不象公共時(shí)鐘同步那樣采用獨(dú)立的時(shí)鐘源。在源同步數(shù)據(jù)收發(fā)中,數(shù)據(jù)首先發(fā)向接收端,經(jīng)稍短時(shí)間選通時(shí)鐘再發(fā)向接收端用于采樣鎖存這批數(shù)據(jù)。其示意圖如圖2所示。源同步的較公共時(shí)鐘同步較為簡(jiǎn)單,分析方法很類似,下面直接給出分析公式:

  建立時(shí)間:Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0

  保持時(shí)間:Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0

  其中,Tvb為驅(qū)動(dòng)端的建立時(shí)間,表示驅(qū)動(dòng)端數(shù)據(jù)在時(shí)鐘有效前多少時(shí)間有效;Tva為發(fā)送端的保持時(shí)間,表示驅(qū)動(dòng)端數(shù)據(jù)在時(shí)鐘有效后保持有效的時(shí)間;其他參量含義同前。下面以通信電路中很常見的TBI接口為例介紹源同步及仿真過(guò)程。TBI接口主要包括發(fā)送時(shí)鐘和10bit的發(fā)送數(shù)據(jù)、兩個(gè)接收時(shí)鐘和10bit接收數(shù)據(jù)。RBC0、RBC1為兩個(gè)接收時(shí)鐘,在千兆以太網(wǎng)中,這兩個(gè)時(shí)鐘頻率為62.5MHz,相差為180°,兩個(gè)時(shí)鐘的上升沿輪流用于鎖存數(shù)據(jù)。根據(jù)數(shù)據(jù)手冊(cè)的時(shí)序參數(shù),代入上式可得:

  2.5+Tflt_clk _min-Tflt_data__settle_delay_max -1-Tmargin>0

  1.5+Tflt_data__switch_delay min-Tflt_clk _max -0.5-Tmargin>0

  仿照前述分析方法:假設(shè)時(shí)鐘、數(shù)據(jù)信號(hào)線的飛行時(shí)間嚴(yán)格相等,即時(shí)鐘和數(shù)據(jù)完全匹配,然后分析它們不匹配帶來(lái)的影響。上式變?yōu)棣?/p>

  1.5-Tmargin>0

  1-Tmargin>0

  可見,無(wú)論是建立時(shí)間還是保持時(shí)間都有很大的余量。經(jīng)過(guò)仿真,發(fā)現(xiàn)數(shù)據(jù)和時(shí)鐘完全匹配等長(zhǎng)(以0.02ns匹配為例),仍有0.3ns的差別,即,

 ?。烼flt_clk_min-Tflt_data_settle_delay_max <0.3

 ?。烼flt_data_switch_delay min-Tflt_clk_max <0.3

  取Tmargin=0.5ns得到時(shí)鐘和數(shù)據(jù)的匹配為0.2ns,即數(shù)據(jù)和時(shí)鐘的長(zhǎng)度匹配不應(yīng)超過(guò)0.2ns。

  在實(shí)際仿真中首先就時(shí)鐘和數(shù)據(jù)的信號(hào)完整性進(jìn)行分析仿真,通過(guò)適當(dāng)?shù)亩私悠ヅ涞玫捷^好的接收波形。圖3是一組無(wú)源端匹配和有源端匹配時(shí)鐘線的不同仿真波形比較,從中可以看出首先進(jìn)行信號(hào)完整性仿真的必要性。

  在公共時(shí)鐘同步中,數(shù)據(jù)的發(fā)送和接收必須在一個(gè)時(shí)鐘周期內(nèi)完成。同時(shí)器件的延時(shí)和PCB走線的延遲也限制了公共時(shí)鐘總線的最高理論工作頻率。故公共時(shí)鐘同步一般用于低于200MHz~300MHz的傳輸速率,高于這個(gè)速率的傳輸,一般應(yīng)引入源同步技術(shù)。源同步技術(shù)工作在相對(duì)的時(shí)鐘系統(tǒng)下,采用數(shù)據(jù)和時(shí)鐘并行傳輸,傳輸速率主要由數(shù)據(jù)和時(shí)鐘信號(hào)間的時(shí)差決定,這樣可以使系統(tǒng)達(dá)到更高的傳輸速率。筆者通過(guò)對(duì)寬帶以太網(wǎng)交換機(jī)主機(jī)和子卡板進(jìn)行信號(hào)完整性分析、及其仿真,大大縮短了產(chǎn)品的設(shè)計(jì)周期,通過(guò)分析仿真有效地解決了高速設(shè)計(jì)中出現(xiàn)的信號(hào)完整性、時(shí)序等方面的問(wèn)題,充分保證了設(shè)計(jì)的質(zhì)量和設(shè)計(jì)速度,真正做到了PCB板的一次通過(guò)。主板和子卡板目前已經(jīng)通過(guò)調(diào)試,并順利轉(zhuǎn)產(chǎn)。

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