解析高速ADC和DAC與FPGA的配合使用

　　許多數(shù)字處理系統(tǒng)都會(huì)使用FPGA，原因是FPGA有大量的專用DSP以及block RAM資源，可以用于實(shí)現(xiàn)并行和流水線算法。因此，通常情況下，FPGA都要和高性能的ADC和DAC進(jìn)行接口，比如e2v EV10AQ190低功耗四通道10-bit 1.25 Gsps ADC和EV12DS130A內(nèi)建4/2:1 MUX的低功耗12-bit 3 Gsps DAC。 通常情況下，這些轉(zhuǎn)換器的采樣率都達(dá)到了GHz的級(jí)別。對(duì)工程師團(tuán)隊(duì)來說，除了混合信號(hào)電路板布局之外，理解和使用這些高性能的設(shè)備也是一個(gè)挑戰(zhàn)。

　　這些e2v數(shù)據(jù)轉(zhuǎn)換器具有帶寬寬、性能好的特點(diǎn)—數(shù)據(jù)手冊(cè)上通常稱為模擬全功率帶寬—即使是在高奈奎斯特區(qū)。(這種能力是不多見的。)正是因?yàn)橛兄鴥?yōu)異的轉(zhuǎn)換性能，才可以使用直接上轉(zhuǎn)換和下轉(zhuǎn)換，這樣可以減少部件數(shù)量、降低功耗以及節(jié)省成本。

　　在高頻時(shí)，奈奎斯特采樣率(每個(gè)周期兩次采樣)是無法維持的。一個(gè)例子就是使用一個(gè)2.5GHz采樣率的ADC去采樣一個(gè)3GHz全功率帶寬的模擬輸入。根據(jù)奈奎斯特準(zhǔn)則，高于1.25GHz的信號(hào)將會(huì)被混疊回第一奈奎斯特區(qū)，這些混疊圖像是基礎(chǔ)信號(hào)的諧波分量，因此和非混疊信號(hào)一樣，包含了同樣的信息。

　　相反的，如果你在使用DAC，進(jìn)行直接轉(zhuǎn)換時(shí)，你需要確定在上奈奎斯特區(qū)你想要使用的諧波。然而，對(duì)于DAC，在更高的頻率下，你需要對(duì)DAC的衰減進(jìn)行SINC補(bǔ)償。因此，很常見的是通過仔細(xì)選擇輸入組件、阻抗平衡器、交流耦合電容以及通過設(shè)計(jì)前端模擬預(yù)濾波器等等去優(yōu)化一個(gè)ADC或者DAC，使其能在一個(gè)奈奎斯特區(qū)中工作。

　　奈奎斯特區(qū)和混疊，1、3和4區(qū)中顯示的是2區(qū)一個(gè)信號(hào)的鏡像，基礎(chǔ)信號(hào)(Fa)和諧波或者諧波含量的鏡像

　　可以使用下面的算法來確定諧波或者諧波含量合成頻率位置：

　　Fharm=N ×Ffund

　　IF (Fharm=Odd Nyquist Zone)

　　Floc=Fharm Mod Ffund

　　Else

　　Floc=Ffund-(Fharm Mod Ffund)

　　End

　　這里N是感興趣的諧波的整數(shù)。

　　例如，采樣率為2500MHz，基礎(chǔ)頻率是1807MHz，將會(huì)在第一奈奎斯特區(qū)有一個(gè)693MHz的諧波分量。

　　前面對(duì)頻譜做了一些解釋，另一個(gè)重要因素是這些設(shè)備和FPGA采用什么方式連接。許多高性能的數(shù)據(jù)轉(zhuǎn)換器使用一個(gè)工作在較低數(shù)據(jù)速率的多路復(fù)用器來實(shí)現(xiàn)轉(zhuǎn)換器的采樣率-一般都是下圖所示的使用FS/4或者FS/2,圖中顯示的是轉(zhuǎn)換器的數(shù)據(jù)流在4條并行的10-bit總線(A, B, C, and D)上的分布：

　　轉(zhuǎn)換器的數(shù)據(jù)流在4條并行的10-bit總線(A, B, C, and D)上的分布