DSP處理器的電源設計

為了滿足4G-LTE基站的需求，DSP制造商在其處理器中提供了更強大的處理能力和更大的吞吐量。這些多核處理器許多以GHz的速度運行并使用加速器來提高吞吐量。雖然這些新特性通過支持更多的通道提高了基站的密度，但也迫使設計人員設計出功率更高且仍魯棒的電源。不良的電源可能會導致電壓偏低或電流提供能力不足，進而導致產(chǎn)生無法預測的邏輯故障。一個好的DSP電源應有能力對負載暫態(tài)提供足夠電流，有能力處理浪涌電流，并在啟動時準確地對電源排序。

隨著手機普遍從單純的通訊工具演變成包含Web和電子郵件訪問能力的設備，滿足用戶對無線數(shù)據(jù)服務的需求已成為無線運營商面臨的新挑戰(zhàn)。在過去，有線連接可通過增加額外的線纜來提高帶寬。遺憾的是，對于無線公司，要提高數(shù)據(jù)傳輸速度和容量就必須創(chuàng)造新的技術和標準。無線技術從基于調(diào)頻無線電的蜂窩技術(1G)發(fā)展到基于CDMA的GSM(2G)，然后發(fā)展到基于CDMA2000的技術(3G)。為滿足新的LTE/WiMAX(4G)標準的要求，DSP處理器需處理更大的數(shù)據(jù)吞吐量，處理器的處理復雜性大大增加。

為復雜的DSP處理器設計良好的電源是非常重要的。良好的電源應有能力應付動態(tài)負載切換并可以控制在高速處理器設計中存在的噪聲和串擾。DSP處理器中的不斷變化的瞬態(tài)是由高開關頻率和轉進/轉出低功耗模式造成的。依賴于電源設計的帶寬和布局，這些快速變化的瞬態(tài)過程可能引起較高的電壓下降。電源也應有能力處理總線競爭和去耦電容放電所引起的大幅度的浪涌電流。如果沒有能力管理較大的電流，輸出電壓可能會降到處理器電壓最大容許范圍之外。

設計人員在選擇DSP電源時首先需選定穩(wěn)壓器的類型。穩(wěn)壓器可分為兩大類，即線性穩(wěn)壓器和開關穩(wěn)壓器。由于采用了由一個導通元件和一個誤差放大器組成的簡單拓撲結構，線性穩(wěn)壓器易于使用。線性穩(wěn)壓器的主要優(yōu)點是，由于通常環(huán)路帶寬較高，輸出噪聲低且瞬態(tài)性能較好，主要缺點是在大負載和在輸入和輸出之間壓差較大時效率低。線性穩(wěn)壓器功耗的計算公式為：

輸入電壓通常為5V或3.3V，輸出電壓則降至1.0V至 1.2V。這個電壓差乘以5A或更大的負載電流，可能產(chǎn)生超出線性穩(wěn)壓器承受能力的功耗。因此，處理器電源通常選用開關穩(wěn)壓器。開關穩(wěn)壓器使用電感和電容來存儲和傳輸從輸入到輸出的能量。由于導通元件并非常通并一直向輸出端傳輸功率，這種結構的效率高于線性穩(wěn)壓器。開關穩(wěn)壓器可采用脈沖頻率調(diào)制(PFM) 和脈沖寬度調(diào)制(PWM)。PFM型開關穩(wěn)壓器的優(yōu)點是輕載效率高，由于DSP頻繁轉進/轉出低功耗模式，這是一項非常重要的特性。這種技術的缺點是，由于在每個周期開始時有大量的電流傳送到輸出端，其噪聲通常高于PWM穩(wěn)壓器。通過在輸出端額外添加電容可降低這個噪聲。PWM穩(wěn)壓器工作在一個固定的頻率，通過改變脈沖寬度來保持正確的輸出電壓。一般來說，PWM穩(wěn)壓器的優(yōu)點是，當在較高頻率運行時，噪音低且使用的元件較小。不過，它們確實有輕載效率低的缺點，對于在低功耗模式下運行的處理器，這個缺點可能會帶來問題。

在任何DSP處理器的數(shù)據(jù)手冊中，電源電壓容差都是一項重要的指標。對于給處理器供電的電源，必須滿足的要求是永遠不降到這個指標之外。要滿足這個指標，電源面臨著許多必須克服的挑戰(zhàn)，因而，在選擇電源時需要仔細考慮各種因素。電源的輸出電壓精度在這個容差中占有很大一部分。例如，一款典型的DSP處理器可能要求 1.2V的內(nèi)核電壓和1.8V的I/O電源電壓，容差均為5%。如果電源的過熱輸出精度為2%，那么，設計師只有3%的裕量來克服其它障礙。幸運的是，電源的輸入電壓是相對穩(wěn)定的，借助于良好的去耦電容布局，設計人員不必擔心線穩(wěn)壓指標。但是，設計人員必須關注負載穩(wěn)壓指標，因為DSP處理器需承受多重負載并需進出低功耗模式。典型的負載穩(wěn)壓指標可能在0.2%到0.5%之間，是電源總容差的重要組成部分。

最后，負載變化將不但會影響穩(wěn)壓，而且由于其快速變化的動態(tài)特性，將給電源帶來幅度大且速度快的負載暫態(tài)。要在這些動態(tài)暫態(tài)過程中保持輸出電壓，電源做出的反應必須足夠快且強烈。大容量的輸出電容有助于緩解電壓下降，但這個功率大部分將來自電源的環(huán)路帶寬和增益。電源的環(huán)路帶寬決定了電源對負載變化做出反應的速度有多快，而增益決定了反應的強度。圖1表明，當容差為5%時，負載穩(wěn)壓和電源精度已經(jīng)用去了2.2%，只為電源留下33mV來應付處理器可能承受的任何暫態(tài)。在為 DSP選擇電源時，設計人員需要密切關注這些指標和電源的負載暫態(tài)行為。

圖1： DSP處理器的電壓容差。

人們常常低估電源良好布局的重要性，但事實上，它可以對滿足總的電源容差要求起到很大作用。正確放置去耦電容可以幫助降低噪聲和串擾，這對開關穩(wěn)壓器尤為重要。把開關穩(wěn)壓器的輸入電容放在接近輸入引腳的地方可大幅度減小輸入電源中的偏差。這反過來可減小線暫態(tài)的影響并可把輸出偏差減小0.2%到 0.5%?？紤]到大多數(shù)DSP的電壓容差為5%，這是一個不小的量。應把去耦電容和電感放在靠近該器件的地方以減小電流環(huán)。