TI與MIT提出0.6V DSP設(shè)計(jì)

德州儀器（TI）與麻省理工學(xué)院（MIT）共同在2011年國際固態(tài)電路會議（ISSCC）上提出了一款28nm工藝的移動應(yīng)用處理器---可在0.6V下運(yùn)行的超低功耗DSP處理器。

“28nm工藝節(jié)點(diǎn)上的低功耗處理器，需要從電路形式和存儲器的優(yōu)化到定制低功耗時鐘線 的系統(tǒng)級設(shè)計(jì)方法”。低功耗設(shè)計(jì)領(lǐng)域?qū)＜摇?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/MIT">MIT教授Anantha Chandrakasan說：“該芯片使用了低功耗設(shè)計(jì)方法學(xué)，以確保在超低電壓下可處理智能手機(jī)應(yīng)用程序

該文描述了一種處理極低功耗DSP設(shè)計(jì)問題的方法。在低電壓下，深亞微米工藝節(jié)點(diǎn)MOS管片內(nèi)閾值電壓的隨機(jī)偏差會導(dǎo)致電路功能出錯。

在設(shè)計(jì)中還存在靜態(tài)時序的問題，標(biāo)準(zhǔn)元件的分布延時在低壓下不再是高斯隨機(jī)變量。

TI的這篇文章中說：“傳統(tǒng)的基于高斯分布的統(tǒng)計(jì)靜態(tài)時序分析（SSTA）工具，在0.6V電壓下對延時存在10-70%的低估。而一種新的統(tǒng)計(jì)靜態(tài)時序分析技術(shù)可以將時序設(shè)計(jì)的精確度改進(jìn)到小于8%”。精確分析低功耗時序的能力可以避免過大的設(shè)計(jì)余量，以降低對面積和高壓工作性能的影響。

（譯自Electronicsweekly>，原作者Richard Wilson）