一種新型數(shù)字化終端在天線系統(tǒng)中應(yīng)用

隨著數(shù)字信號(hào)處理技術(shù)及大規(guī)模集成電路的發(fā)展，機(jī)載天線系統(tǒng)中的應(yīng)答機(jī)正由單一功能向多功能方向過渡，總的技術(shù)發(fā)展要求設(shè)備輕型化、減小體積、減少重量、 降低功耗、進(jìn)步可靠性。為此，我們探索用數(shù)字電路和軟件技術(shù)來集成實(shí)現(xiàn)其多種功能，從而大大進(jìn)步機(jī)載天線應(yīng)答機(jī)的綜合化能力，具有極為重要的現(xiàn)實(shí)意義。本 文將具體介紹這種新型數(shù)字化終端的實(shí)現(xiàn)方法及關(guān)鍵技術(shù)。

1 終端組成及工作原理

數(shù)字化終端是機(jī)載天線系統(tǒng)中應(yīng)答機(jī)的重要組成部分，他接收視頻信號(hào)，經(jīng)過判定處理后，根據(jù)不同的工作狀態(tài)，完成脈沖應(yīng)答測(cè)距和指令數(shù)據(jù)接收雙重功能。

1．1 終端組成

終端由同步檢測(cè)電路、時(shí)間基準(zhǔn)提取電路、視頻處理電路、延遲電路、應(yīng)答脈沖產(chǎn)生器、信號(hào)處理及控制電路、靈敏度及功率遠(yuǎn)測(cè)電路組成。

1．2 工作原理

終端采用了高速信號(hào)處理器(DSP)、現(xiàn)場(chǎng)可編程門陣列(FPGA)及數(shù)據(jù)存儲(chǔ)器(NVRAM)等芯片實(shí)現(xiàn)其功能。其原理框圖如圖1所示。

具體實(shí)現(xiàn)過程如下：

視頻信號(hào)通過比較器整形后送人脈沖鑒別電路進(jìn)行脈沖鑒寬及測(cè)距時(shí)間基準(zhǔn)提取。指令處理過程是將控制設(shè)備送人的4位地址與4位密鑰合成8位地址，用 (20，8)線性分組編碼得到20位編鎢信息，此編碼信息存放在固定的內(nèi)存中。 然后對(duì)識(shí)別脈沖進(jìn)行判別，當(dāng)機(jī)載天線的應(yīng)答機(jī)工作在應(yīng)答方式時(shí)，只需對(duì)后面的20位地址碼進(jìn)行采樣、解碼，再與固定內(nèi)存中的20位地址按位比較，以產(chǎn)生地 址選通脈沖給應(yīng)答脈沖產(chǎn)生器，該脈沖與控制設(shè)備送來的跟蹤狀態(tài)信號(hào)一起控制應(yīng)答脈沖產(chǎn)生器是否轉(zhuǎn)發(fā)應(yīng)答延遲脈沖給ASK調(diào)制器。

當(dāng)應(yīng)答機(jī)工作在指令傳送方式時(shí)，需對(duì)后面的155位碼字進(jìn)行采樣、解碼及RS糾檢錯(cuò)譯碼，得到70位信息碼，將其前20位地址碼與固定內(nèi)存中的20 位本地碼進(jìn)行比較，在地址相同的條件下，對(duì)指令代碼進(jìn)行判別后送控制設(shè)備。另一方面，將RS譯碼后得到的信息碼存人數(shù)據(jù)存儲(chǔ)器，以便事后進(jìn)行誤碼率分析。 功率及靈敏度遠(yuǎn)測(cè)指示則用可重觸發(fā)的單穩(wěn)態(tài)電路來實(shí)現(xiàn)。用檢測(cè)脈沖觸發(fā)單穩(wěn)觸發(fā)器，其輸出端產(chǎn)生一個(gè)具有恒定寬度的脈沖，在該寬度內(nèi)，如有檢測(cè)脈沖重復(fù)觸 發(fā)單穩(wěn)觸發(fā)器，則輸出脈沖幅度可繼續(xù)保持(反之，輸出脈沖幅度降為0)，即得到穩(wěn)定的電平輸出指示信號(hào)。

2 關(guān)鍵技術(shù)及性能分析

2．1 同步檢測(cè)

(1)信號(hào)格式

同步脈沖及基準(zhǔn)脈沖的時(shí)間關(guān)系如圖2所示。

(2)同步脈沖提取及抗干擾措施

由于系統(tǒng)采用了隨機(jī)突發(fā)數(shù)據(jù)傳輸方式，因此快速建立同步是可靠接收數(shù)據(jù)的條件。該終端采用高速異步采樣和相關(guān)匹配技術(shù)實(shí)現(xiàn)突發(fā)數(shù)據(jù)的快速同步。由于解調(diào)后送人終真?zhèn)€視頻信號(hào)中伴有噪聲、毛刺等干擾信號(hào)，要想濾除干擾信號(hào)保存真實(shí)信號(hào)，還必須同時(shí)進(jìn)行抗干擾處理。

視頻信號(hào)先通過比較器進(jìn)行波形整形，由于在信號(hào)電平很小時(shí)基帶信號(hào)和噪聲信號(hào)電平較接近，為避免丟失基帶信號(hào)，比較器的門限電平不能選擇過高，適當(dāng)?shù)倪x擇門限電平可濾往部分噪聲信號(hào)。

利用終端晶振提供的20MHz時(shí)鐘對(duì)整形后的信號(hào)進(jìn)行高速采樣，將得到的同步信號(hào)送人脈沖鑒別電路，該電路由觸發(fā)器、計(jì)數(shù)器構(gòu)成，能起到很好的抗干擾作用，他可以將脈寬小于規(guī)定值的毛刺和脈沖過寬的大部分干擾信號(hào)濾除，而只答應(yīng)真實(shí)信號(hào)通過。

(3)同步性能分析

提取同步脈沖的目的是快速為應(yīng)答時(shí)延和指令數(shù)據(jù)傳輸提供時(shí)間基準(zhǔn)。由于系統(tǒng)要求同步盡可能的簡(jiǎn)單，又要具有一定的抗干擾能力，因此給同步的提取帶來了一定的難度。

在高信噪比的條件下，非相干ASK的誤比特率幾可表示為：Pb 1/2-r/4

其中：r為信道輸出信噪比。

同步脈沖的正確檢測(cè)概率PD同可表示為：

PD同＝(1一P b ) 4 1-4P b

同步脈沖的正確檢測(cè)概率如表1所示。

由表1可看出，當(dāng)接收信號(hào)電平達(dá)一35dBm時(shí)，同步脈沖的性能完全可以滿足指標(biāo)要求。

2．2 測(cè)距性能分析

為保障應(yīng)答機(jī)時(shí)延的正確性，需要根據(jù)應(yīng)答機(jī)的固有時(shí)延丈量結(jié)果修正應(yīng)答延時(shí)，用FPGA實(shí)現(xiàn)延遲轉(zhuǎn)發(fā)的延時(shí)修正比采用其他延遲線更方便靈活。在FPGA中可以根據(jù)需要方便改變延遲時(shí)間的是非。

終端模塊引進(jìn)延時(shí)誤差的主要因素有：延遲時(shí)間的不確定性，時(shí)間基準(zhǔn)脈沖提取等引進(jìn)的誤差。

(1)延遲時(shí)間的不確定性

應(yīng)答延遲可采用多種不同的延遲方法，該終端電路中采用填充高頻脈沖的計(jì)數(shù)方法，即當(dāng)計(jì)數(shù)值滿足下式時(shí)，將產(chǎn)生一個(gè)溢出脈沖往觸發(fā)應(yīng)答信號(hào)產(chǎn)生電路。

計(jì)數(shù)值×T0(計(jì)數(shù)高頻脈沖周期)＝應(yīng)答延遲時(shí)間

計(jì)數(shù)器的土1誤差將會(huì)引起應(yīng)答延遲誤差，當(dāng)計(jì)數(shù)高頻脈沖的重復(fù)頻率為20MHz時(shí)，引進(jìn)的時(shí)間延遲誤差τ1為：

△τ1=T0=三石-虧；= 50ns

(2)時(shí)間基準(zhǔn)脈沖提取誤差

門限電平的變化(如隨溫度變化)將引起時(shí)間基準(zhǔn)脈沖前沿抖動(dòng)，該抖動(dòng)所引進(jìn)的時(shí)延誤差為：

△τ2=τ前·AU

其中：U為判決門限電平，／xU為門限電平的變化。

當(dāng)τ前=0．1μs，△U／U＝20％時(shí)，△τ2＝20ns。

(3)門觸發(fā)延遲抖動(dòng)誤差

檢波后的視頻信號(hào)通過視頻處理、檢測(cè)門限判決、延遲電路、信號(hào)產(chǎn)生電路等，要通過多級(jí)門電路，觸發(fā)延遲變化也會(huì)引進(jìn)應(yīng)答延遲誤差，據(jù)經(jīng)驗(yàn)取△τ3=20ns。

(4)終端總時(shí)延誤差

2．3 糾檢錯(cuò)譯碼

該終端采用的是RS(31，15)糾錯(cuò)譯碼(碼中包含15個(gè)數(shù)據(jù)字符和16個(gè)糾錯(cuò)監(jiān)視字符，可糾正8組40b錯(cuò)誤或檢出16組80b錯(cuò)誤)，將得到 的信息碼再進(jìn)行(75，70)檢錯(cuò)譯碼，把糾錯(cuò)譯碼未能糾正(超過了糾錯(cuò)能力)的錯(cuò)誤數(shù)據(jù)檢測(cè)出來，以便重新接收新數(shù)據(jù)(糾檢錯(cuò)譯碼后的誤碼率計(jì)算從 略)。

為保證系統(tǒng)低誤碼率和指令的高可靠傳輸，該終端采用了分組碼和RS碼級(jí)聯(lián)糾檢錯(cuò)譯碼方案，通常的譯碼算法比較復(fù)雜，譯碼時(shí)間較長(zhǎng)，為保證實(shí)時(shí)性，在 譯碼算法上使用了很多變通處理方法。如對(duì)RS碼的對(duì)數(shù)、反對(duì)數(shù)事先計(jì)算并以公道的格式存貯，將很多計(jì)算放在初始化時(shí)完成，進(jìn)步了譯碼速度。糾檢錯(cuò)譯碼由軟 件編程來完成。

3 終端硬件實(shí)現(xiàn)及軟件分析

3．1 硬件實(shí)現(xiàn)

該終端采用了高速信號(hào)處理器DSP、大規(guī)模現(xiàn)場(chǎng)可編程門陣列FPGA、數(shù)據(jù)儲(chǔ)存器NVRAM以及RS422等芯片實(shí)現(xiàn)。硬件結(jié)構(gòu)如圖3所示。

其中高速數(shù)字信號(hào)處理器TMS320F206主要完成中心控制、RS糾檢錯(cuò)編譯碼、識(shí)別脈沖判別和傳輸數(shù)據(jù)格式天生等功能。該芯片內(nèi)部具有2套分別 獨(dú)立的程序儲(chǔ)存器總線和數(shù)據(jù)存儲(chǔ)器總線，使其處理能力得到最大程度的優(yōu)化，能滿足實(shí)時(shí)處理的要求。 大規(guī)模現(xiàn)場(chǎng)可編程門陣列FPGA主要完成脈沖鑒寬、測(cè)距時(shí)間基準(zhǔn)、同步、信息碼采樣時(shí)鐘提取和應(yīng)答脈沖產(chǎn)生等功能。該芯片既有門陣列的高邏輯密度和通用 性，又有可編程邏輯器件的用戶可編程特性，因此能滿足小型化、集成化和高可靠性的要求。數(shù)據(jù)存儲(chǔ)器NVRAM用來保存指令數(shù)據(jù)，掉電后數(shù)據(jù)不會(huì)丟失，可事 后進(jìn)行數(shù)據(jù)檢驗(yàn)及誤碼率分析。RS422芯片實(shí)現(xiàn)TMS320F206與控制設(shè)備的數(shù)據(jù)傳輸。

3．2 軟件分析

該終端軟件由主程序、串口通訊子程序和指令處理子程序組成。主程序完成變量初始化，開中斷，然后循環(huán)等待中斷。其流程如圖4所示。

串口通訊子程序完成地址接收，地址編碼后存人內(nèi)存中。其流程圖如圖5所示。

經(jīng)過調(diào)試及運(yùn)行，表明終真?zhèn)€硬件電路設(shè)計(jì)公道，軟件亦能夠較好地實(shí)現(xiàn)設(shè)計(jì)功能，證實(shí)該方案是可行的。指令處理子程序是中斷程序，其流程如圖6所示。

4 結(jié) 語

機(jī)載天線的應(yīng)答機(jī)作為飛行器載設(shè)備，要求設(shè)備輕型化，低功耗，可靠性高。利用數(shù)字化技術(shù)和軟件技術(shù)，實(shí)現(xiàn)其設(shè)備的多功能綜合是滿足該技術(shù)發(fā)展要求的 必然趨勢(shì)。在本系統(tǒng)中，通過采用糾、檢錯(cuò)快速譯碼和突發(fā)數(shù)據(jù)傳輸?shù)目焖偻降燃夹g(shù)，使得數(shù)字化終端具有同步時(shí)間短，抗干擾功能強(qiáng)，數(shù)據(jù)傳輸安全、保密、誤 碼率低，應(yīng)答延時(shí)穩(wěn)定等特點(diǎn)，綜合實(shí)現(xiàn)了脈沖應(yīng)答測(cè)距及指令接收雙重功能，同時(shí)也為其在同類天線系統(tǒng)的使用提供了參考。