矽穿孔技術(shù)襄助　3D IC提高成本效益

　　應(yīng)用直通矽晶穿孔(TSV)技術(shù)的三維積體電路(3DIC)為半導(dǎo)體業(yè)界提供全新境界的效率、功耗、效能及體積優(yōu)勢(shì)。然而，若要讓3DIC成為主流，還必須執(zhí)行許多基礎(chǔ)的工作。電子設(shè)計(jì)自動(dòng)化(EDA)業(yè)者提供周延的解決方案支援3DIC革命，包括類比與數(shù)位設(shè)計(jì)實(shí)現(xiàn)、封裝與印刷電路板(PCB)設(shè)計(jì)工具。半導(dǎo)體廠可以運(yùn)用這個(gè)解決方案，滿足高效率設(shè)計(jì)應(yīng)用TSV技術(shù)的3DIC的所有需求。

　　隨著更高密度、更大頻寬與更低功耗的需求日益增加，許多IC團(tuán)隊(duì)都在期待應(yīng)用TSV技術(shù)的3DIC。3DIC以更小的體積容納豐富的功能，實(shí)現(xiàn)「超越摩爾定律(MorethanMoore)」的完善整合，以及更高的效能與更低的成本。3DIC封裝可以容納許多異質(zhì)晶粒，如邏輯、記憶體、類比、射頻(RF)與微機(jī)電系統(tǒng)(MEMS)于不同的制程，例如28奈米(nm)的高速邏輯與130nm的類比。這樣可以為系統(tǒng)單晶片(SoC)整合提供替代方案，延遲投入新制程時(shí)的昂貴轉(zhuǎn)移動(dòng)作，讓開發(fā)人員能夠在單一封裝中容納更多的功能。

　　應(yīng)用TSV技術(shù)的3DIC預(yù)料將對(duì)網(wǎng)路架構(gòu)、繪圖、行動(dòng)通訊與運(yùn)算等領(lǐng)域造成廣泛的沖擊，尤其是對(duì)需要超輕、小巧、低功耗裝置的應(yīng)用影響更鉅。具體的應(yīng)用領(lǐng)域包括多核心中央處理器(CPU)、繪圖處理器(GPU)、封包緩沖器(PacketBuffer)/路由器、智慧手機(jī)、平板電腦、迷你電腦(Netbook)、相機(jī)、DVD播放機(jī)和電視機(jī)上盒。

　　盡管大家興趣盎然，但這項(xiàng)技術(shù)仍在萌芽階段。缺乏標(biāo)準(zhǔn)定義，供應(yīng)鏈生態(tài)系仍然捉摸不定，還有設(shè)計(jì)、驗(yàn)證和測(cè)試挑戰(zhàn)仍須解決。本文說明3DIC技術(shù)的概要，并討論設(shè)計(jì)挑戰(zhàn)、生態(tài)系統(tǒng)要求及所需解決方案。盡管多年來市面上一直有許多多重晶粒封裝流通著，本文聚焦于運(yùn)用TSV技術(shù)堆疊晶粒的晶片設(shè)計(jì)實(shí)現(xiàn)(SiliconRealization)，尤其是堆疊不同類型晶粒的應(yīng)用，如邏輯、記憶體、類比、數(shù)位或RF。

　　從設(shè)計(jì)的觀點(diǎn)而言，好消息是3DIC不需要大規(guī)模更新工具(Retooling)，不需要新的「3D」設(shè)計(jì)系統(tǒng)，制程技術(shù)方面也沒有明顯的躍進(jìn)。但是，結(jié)構(gòu)分析、平面規(guī)畫、繞線與布局、發(fā)熱分析、時(shí)序、訊號(hào)完整性、IC/封裝協(xié)同設(shè)計(jì)與測(cè)試等領(lǐng)域需要新的功能。有些新功能現(xiàn)在已有，還有些則仍待開發(fā)。

　　對(duì)3DIC而言，晶片實(shí)現(xiàn)是不可或缺的方法。晶片實(shí)現(xiàn)有許多形式，包括類比與數(shù)位矽智財(cái)(IP)區(qū)塊、整個(gè)IC與系統(tǒng)晶片，或者3DIC。無論最終產(chǎn)品如何，晶片實(shí)現(xiàn)流程有三個(gè)特點(diǎn)：一致的設(shè)計(jì)與驗(yàn)證意圖、適當(dāng)運(yùn)用更高階抽象化，以及聚合實(shí)體、電子與制造資料成為圓滿的「簽核(Signoff)」流程。成功的3DIC設(shè)計(jì)環(huán)境可在第一時(shí)間掌握設(shè)計(jì)意圖、運(yùn)用早期判斷與平面規(guī)畫來支援抽象化，甚至透過測(cè)試、設(shè)計(jì)實(shí)現(xiàn)、萃取、分析與封裝工具而達(dá)成聚合。

　　TSV3DIC優(yōu)點(diǎn)多

　　現(xiàn)今，SoC在單一晶粒中納入令人難以置信的大量功能。SoC通常包含處理器、數(shù)位邏輯、記憶體與類比元件，搭配嵌入式軟體。有些SoC擁有數(shù)億閘道，速度推升至千兆赫(Gigahertz)等級(jí)。

　　然而，傳統(tǒng)單晶粒SoC有一些缺點(diǎn)。其一就是，所有元件都采同一制程并放置在同一晶粒上，而類比與RF設(shè)計(jì)在先進(jìn)制程的挑戰(zhàn)性極高。如果設(shè)計(jì)團(tuán)隊(duì)嘗試在先進(jìn)制程建置類比電路，可能需要花費(fèi)許多時(shí)間開發(fā)和測(cè)試必要的IP區(qū)塊，還要應(yīng)付變異性與漏電等與制程相關(guān)的問題。

　　單晶粒SoC的其他挑戰(zhàn)還有混合訊號(hào)整合與驗(yàn)證。類比與數(shù)位電路布局太過于接近時(shí)，會(huì)導(dǎo)致許多問題;或者，敏感的類比或煩人的數(shù)位元件可放置在獨(dú)立的IC上，但是那就必須在不同封裝之間傳遞訊號(hào)，導(dǎo)致耗電且會(huì)降低效能。

　　或許當(dāng)今SoC設(shè)計(jì)的最大問題就在于日漸高漲的開發(fā)成本。依據(jù)業(yè)界估計(jì)，SoC軟硬體開發(fā)在32nm制程可能高達(dá)1億美元。此外，冗長(zhǎng)的開發(fā)循環(huán)會(huì)導(dǎo)致額外成本。如果成本無法降低，先進(jìn)制程SoC唯有在少數(shù)量大的應(yīng)用下，才具有可行性。

　　單晶粒SoC還有一個(gè)替代方案，就是將眾多晶粒放置到單一封裝中，例如可使用90nm制程于類比/RF電路，而28nm制程于數(shù)位邏輯(圖1)。多重晶粒封裝技術(shù)有系統(tǒng)級(jí)封裝(SiP)、晶片封裝(Silicon-in-package)和多重晶片模組(MCM)等不同說法，就是將眾多晶粒放置到用來連結(jié)彼此的共同基板上。這些技術(shù)于1990年代初期開始普及。

　　圖1SoC與SiP的比較

　　SiP做法提供一些勝過SoC設(shè)計(jì)實(shí)現(xiàn)的優(yōu)勢(shì)，包括可以運(yùn)用各領(lǐng)域最適當(dāng)?shù)募夹g(shù)制程來建置類比、數(shù)位和記憶體等各種晶粒。除邏輯、記憶體、類比和RF功能之外，現(xiàn)代化SiP也包括天線或鏡子等微機(jī)電系統(tǒng)(MEMS)元件。

　　多年來進(jìn)化的其他封裝選項(xiàng)還有封裝體內(nèi)嵌(PiP)，將許多更小的SiP放置在較大的SiP中，以及封裝層疊(PoP)將一個(gè)SiP放置在另一個(gè)SiP之上。PiP與PoP都可歸類為3DIC，但是在效能、功耗、密度與體積優(yōu)勢(shì)卻都不如應(yīng)用TSV技術(shù)之3DIC。

　　直到最近，已經(jīng)可以運(yùn)用打線接合(WireBond)與/或覆晶(Flip-chip)技術(shù)，將矽晶粒附加到SiP基底上?，F(xiàn)在，可以增加矽中介層基底(SiliconInterposerSubstrate)(被動(dòng)或主動(dòng))，提供更佳的晶粒間(Die-to-die)互連，提高效能也降低功耗。矽中介層也包括TSV，提供從上金屬層到附加的背面金屬層的連線(圖2)。有時(shí)，這種技術(shù)也稱為2.5D堆疊(2.5DStacking)。

　　圖2運(yùn)用TSV技術(shù)新增矽中介層(僅顯示兩顆晶粒以簡(jiǎn)化說明)

　　TSV就是貫穿矽晶粒的垂直電子連結(jié)，TSV是直徑范圍1?30微米的銅通道。運(yùn)用TSV技術(shù)的「真正」3DIC，包含兩個(gè)以上運(yùn)用TSV技術(shù)連接在一起的晶粒，例如運(yùn)用傳統(tǒng)覆晶技術(shù)將一顆包含TSV的晶粒附加到SiP基底上。同時(shí)，第二顆晶粒黏貼到第一顆晶粒上(圖3)。

　　圖3運(yùn)用TSV技術(shù)的簡(jiǎn)單3DIC架構(gòu)圖

　　圖3所示3DIC可稱為背面對(duì)正面(B2F)構(gòu)態(tài)，因?yàn)榈谝活w晶粒的背面黏貼到第二顆晶粒的背面。也可以是背面對(duì)背面(B2B)與正面對(duì)正面(F2F)構(gòu)態(tài)，尤其是堆疊兩顆以上的晶粒。

　　撰寫本文時(shí)，兩層以上晶粒彼此堆疊的情況還很常見，而較大晶粒墊底，黏上兩顆以上較小晶粒的狀況就不常見了。未來，

　　我們預(yù)期，一定會(huì)看到越來越多圖4所示的狀況。

　　圖4更復(fù)雜的3DIC加入六顆晶粒

　　與傳統(tǒng)Soc相比，運(yùn)用TSV技術(shù)的3DIC的優(yōu)勢(shì)可匯整如下：

　　.成本可以更低，因?yàn)轭惐扰c記憶體等所有功能都不必轉(zhuǎn)移到先進(jìn)制程。

　　.更容易滿足高速互連與頻寬的需求，就先進(jìn)記憶體技術(shù)而言，可達(dá)到每秒100Gbits。

　　.3DIC可以微型化，節(jié)省電路板空間也縮小產(chǎn)品體積，最適合于極端輕巧的行動(dòng)裝置。

　　.3DIC可降低功耗，因?yàn)椴恍枰嫶蟮尿?qū)動(dòng)器。3D堆疊可使用更低功耗的小型輸入輸出(I/O)驅(qū)動(dòng)器。甚至，更低的電阻/電感/電容(RLC)有助于降低功耗。

　　.封裝之間的互連減少，可以實(shí)現(xiàn)更快的效能與更低的功耗。

　　.上市前置時(shí)間更短;這歸功于模組化、「晶粒重復(fù)利用」的可能性，以及能夠?qū)㈩惐?RF丟給更高制程處理。

　　.光子學(xué)(Photonics)或MEMS等新興技術(shù)可能整合到3D堆疊中。

　　與打線接合SiP相比，TSV提供更低的RLC寄生、更高效能、更省電且更密集的設(shè)計(jì)實(shí)現(xiàn)。與矽中介層作法相比，垂直式3D晶粒堆疊提供更高水準(zhǔn)的整合、更小的體積和更快速的設(shè)計(jì)循環(huán)。但是3D堆疊也造成一些額外的挑戰(zhàn)，包括散熱、時(shí)脈與電源管理問題。下面將詳細(xì)討論這些挑戰(zhàn)。

　　3DIC設(shè)計(jì)仰賴多方合作

　　盡管運(yùn)用TSV技術(shù)的3DIC并不需要革命性的嶄新3D設(shè)計(jì)系統(tǒng)，卻必須在既有工具增添一些新功能，以便數(shù)位設(shè)計(jì)、類比/客制設(shè)計(jì)和IC/封裝協(xié)同設(shè)計(jì)。這些功能應(yīng)支援三大矽晶實(shí)現(xiàn)目標(biāo)：一致的設(shè)計(jì)意圖、抽象化與聚合。終極目標(biāo)就是要以最短的周轉(zhuǎn)時(shí)間，實(shí)現(xiàn)系統(tǒng)成本最佳化。如果3DIC不具有成本與時(shí)間效益，就不可能普及。

　　首先，需要周延的解決方案。許多3D堆疊將結(jié)合數(shù)位與類比/RF電路，需要強(qiáng)大的類比/混合訊號(hào)功能，因?yàn)槎询B晶粒的獨(dú)一無二封裝需求，必須要有IC/封裝協(xié)同設(shè)計(jì)功能。此外，將3DIC定位在電路板上也是一大挑戰(zhàn)，需要功能強(qiáng)大的PCB布局系統(tǒng)和適當(dāng)?shù)姆治龉ぞ摺Q言之，任何所謂的完美「解決方案」都必須提供數(shù)位、類比、IC、封裝與PCB設(shè)計(jì)方面的專業(yè)能力。

　　3DIC設(shè)計(jì)有賴眾志成城。封裝設(shè)計(jì)人員知道要在哪里放置腳位，但是不明瞭IC的設(shè)計(jì)。IC設(shè)計(jì)人員能夠?qū)SV放入晶粒中，卻不了解封裝。PCB設(shè)計(jì)人員必須將3DIC封裝和其他元件一起整合到電路板上。3DIC需要以往各自為政的所有團(tuán)隊(duì)密切合作與協(xié)同設(shè)計(jì)。

　　TSV有一些特殊的工具需求。主動(dòng)層中的TSV必須由IC設(shè)計(jì)工具來設(shè)計(jì)，但主動(dòng)層中的TSV必須以封裝或SiP工具來規(guī)畫。被動(dòng)層中的TSV必須用封裝或SiP工具來規(guī)畫和設(shè)計(jì)。矽中介層最好是用數(shù)位IC設(shè)計(jì)工具來設(shè)計(jì)。

　　強(qiáng)化生態(tài)系統(tǒng)3DIC標(biāo)準(zhǔn)至關(guān)重要

　　標(biāo)準(zhǔn)將成為3DIC生態(tài)系統(tǒng)的重要環(huán)節(jié)。剛開始的標(biāo)準(zhǔn)活動(dòng)可能會(huì)聚焦于定義術(shù)語的分類，接著是記憶體、邏輯與中介層等介面之間的I/O標(biāo)準(zhǔn)化。

　　同時(shí)，3DIC聯(lián)盟正聚焦于制造面，并發(fā)表記憶體互連標(biāo)準(zhǔn)(IMIS)，以應(yīng)標(biāo)準(zhǔn)化垂直互連的需求，還有另一個(gè)標(biāo)準(zhǔn)化領(lǐng)域就是3DIC測(cè)試。兩項(xiàng)新興的標(biāo)準(zhǔn)--IEEE1149.7compactJTAG與IEEEP1687internalJTAG(iJTAG)可以部署在一起，成為3DIC中的嵌入測(cè)試架構(gòu)。

　　適用于嵌入核心測(cè)試的IEEE1500標(biāo)準(zhǔn)讓IP核心腳位得以受控制和觀察。同樣的原則可能也適用于存取3D堆疊中的個(gè)別晶粒。IEEE1500「核心測(cè)試包」的觀念環(huán)繞核心而部署離散傅立葉轉(zhuǎn)換(DFT)封包。在3DIC中，這種觀念會(huì)將整顆晶粒打包起來，且可透過生產(chǎn)級(jí)I/O介面來存取。同樣的測(cè)試模式也可在封裝測(cè)試層重復(fù)利用。

　　應(yīng)用TSV技術(shù)的3DIC代表半導(dǎo)體業(yè)界的重要新趨勢(shì)，在許多應(yīng)用領(lǐng)域都提供令人注目的耗電量、效能與體積優(yōu)勢(shì)，且能夠遏止不斷攀高的SoC開發(fā)成本。因?yàn)殚_發(fā)人員能夠堆疊來自不同制程的晶粒，就不再需要將類比與RF等所有系統(tǒng)元件移動(dòng)到單一制程。

　　盡管從設(shè)計(jì)或制程觀點(diǎn)而言沒有重大改變，3DIC要邁進(jìn)主流使用者的量產(chǎn)作業(yè)，還有許多仍待努力之處，如需要系統(tǒng)層探勘、3D平面規(guī)畫、設(shè)計(jì)實(shí)現(xiàn)、萃取/分析、測(cè)試以及IC/封裝協(xié)同設(shè)計(jì)等領(lǐng)域的新功能。為實(shí)現(xiàn)最佳、即時(shí)、高成本效益的設(shè)計(jì)，3DIC晶片實(shí)現(xiàn)流程應(yīng)支援一致設(shè)計(jì)意圖、抽象化及實(shí)體與制造資料的聚合，必須要有定義妥善的生態(tài)系，包括晶圓廠、IP供應(yīng)商、電子設(shè)計(jì)自動(dòng)化(EDA)供應(yīng)商與半導(dǎo)體委外封測(cè)(OSAT)，還有設(shè)計(jì)套件與參考流程。

　　高成本效益的3DIC設(shè)計(jì)需要三大領(lǐng)域的協(xié)同設(shè)計(jì)：晶片、封裝與電路板，方能使應(yīng)用TSV技術(shù)的3DIC達(dá)到高成本效益目標(biāo)。