零基礎(chǔ)學(xué)FPGA（三）Verilog語(yǔ)法基基礎(chǔ)基礎(chǔ)(上)

　　還有個(gè)地方我感覺(jué)不太明白，見(jiàn)下圖，誰(shuí)知道這句話(huà)上面意思...求大神解釋...

　　下面這幾句話(huà)需要注意

　　4、運(yùn)算符及表達(dá)式

　　這里和C語(yǔ)言幾乎一樣，就不做過(guò)多解釋了吧。就說(shuō)一下位拼接運(yùn)算符和位減運(yùn)算符，這里C語(yǔ)言里面沒(méi)有。

　　直接看個(gè)例子就可以

　　5、賦值語(yǔ)句

　　賦值語(yǔ)句共有兩種，即非阻塞賦值，和阻塞賦值。

　　(1)非阻塞賦值

　　非阻塞賦值方式所賦值的變量不能立即就為下面語(yǔ)句所用，只有當(dāng)塊結(jié)束后才能得到上一次所附的值，這種賦值方式是編寫(xiě)可綜合的時(shí)序邏輯時(shí)常用的賦值方式。例如

　　這個(gè)例子的意思是，當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，a的值給b，b的值給c，但是只有當(dāng)塊結(jié)束時(shí)才完成賦值，這么說(shuō)吧，假如原來(lái)a=1,b=2那么當(dāng)時(shí)鐘上升沿到來(lái)時(shí)a=1，b=2,c=2;當(dāng)塊結(jié)束時(shí)，a=b=c=1;

　　這么理解對(duì)嗎?求大神指點(diǎn)...

　　(2)阻塞賦值

　　與非阻塞賦值不同，賦值語(yǔ)句執(zhí)行完后塊才結(jié)束，b 的值在賦值語(yǔ)句結(jié)束后立刻改變，但是在時(shí)序邏輯電路中可能會(huì)出問(wèn)題。

　　always @(clk or clr);

　　begin

　　b=a;

　　c=b;

　　end

　　假如開(kāi)始a=1;當(dāng)當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，a=b=c=1;然后塊結(jié)束