基于SOPC的通用型JTAG調(diào)試器的設(shè)計(jì)

作者：時(shí)間：2015-01-07 來(lái)源：網(wǎng)絡(luò)

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　　SOPC技術(shù)的發(fā)展，給仿真器指出了新的發(fā)展方向。所謂SOPC技術(shù)，就是指用可編程技術(shù)將整個(gè)系統(tǒng)放在一塊硅片上。在傳統(tǒng)設(shè)計(jì)中電路級(jí)相互獨(dú)立的各個(gè)系統(tǒng)被集成到一塊FPGA芯片中。

本文引用地址：http://m.butianyuan.cn/article/267831.htm

　　SOPC的可重用性是一種先進(jìn)的設(shè)計(jì)思想。為了降低用戶(hù)的負(fù)擔(dān)，避免重復(fù)勞動(dòng)，將一些在數(shù)字電路中常用但比較復(fù)雜的功能模塊，比如SDRAM控制器等，設(shè)計(jì)成可修改參數(shù)的模塊，用戶(hù)在設(shè)計(jì)系統(tǒng)時(shí)可以直接調(diào)用這些模塊。這些特定的功能模塊被稱(chēng)為IPcore(知識(shí)產(chǎn)權(quán)核)。由于IPcore通常是很成熟的，因此降低了開(kāi)發(fā)風(fēng)險(xiǎn)。

　　本文利用SOPC技術(shù)的特點(diǎn)，設(shè)計(jì)一種通用型調(diào)試器。根據(jù)待調(diào)試目標(biāo)板的CPU型號(hào)，將相應(yīng)的調(diào)試IPcore和其他通用IPcore一起編譯生成一個(gè)嵌入式調(diào)試系統(tǒng)，下載到FPGA上，實(shí)現(xiàn)一個(gè)通用型調(diào)試器。在使用同一個(gè)硬件系統(tǒng)的情況下，可以選擇不同的調(diào)試IPcore來(lái)調(diào)試不同的CPU，而不同的IPcore可以方便的互相替換。該方法在設(shè)計(jì)靈活性、開(kāi)發(fā)成本、開(kāi)發(fā)周期、工作性能等方面都具有優(yōu)越性。具體的實(shí)現(xiàn)采用了Cyclone開(kāi)發(fā)板和Altera開(kāi)發(fā)套件。

　　1 JTAG調(diào)試原理

　　目前在線仿真調(diào)試器中使用最多的調(diào)試方法都是基于JTAG標(biāo)準(zhǔn)。1986年，聯(lián)合測(cè)試行動(dòng)組發(fā)表了最早的邊界掃描測(cè)試規(guī)范(Boundary Scan Testing)，經(jīng)不斷改進(jìn)，1990年被批準(zhǔn)為IEEE Std 1149.1a標(biāo)準(zhǔn)，簡(jiǎn)稱(chēng)JTAG標(biāo)準(zhǔn)。現(xiàn)在大多數(shù)復(fù)雜的IC芯片都帶有JTAG調(diào)試接口。本文所討論的調(diào)試方法也基于JTAG標(biāo)準(zhǔn)。下面首先簡(jiǎn)單介紹一下JTAG調(diào)試原理。

　　JTAG調(diào)試原理的基礎(chǔ)是邊界掃描測(cè)試。它通過(guò)在芯片的每個(gè)I/0腳附加一個(gè)邊界掃描單元(BoundaryScan Cell，BSC)以及一些附加的測(cè)試控制邏輯來(lái)實(shí)現(xiàn)。每個(gè)BSC有兩個(gè)數(shù)據(jù)通道：一個(gè)是測(cè)試數(shù)據(jù)通道——測(cè)試數(shù)據(jù)輸入TDI(Test Data Input)、測(cè)試數(shù)據(jù)輸出TD0(Test Data 0utput);另一個(gè)是正常數(shù)據(jù)通道——正常數(shù)據(jù)輸入NDI(Normal Data Input)、正常數(shù)據(jù)輸出ND0(Normal Data Output)。在正常工作狀態(tài)，輸入和輸出數(shù)據(jù)可以自由通過(guò)每個(gè)BSC，正常工作數(shù)據(jù)從NDI進(jìn)，從NDO出。在測(cè)試狀態(tài)，可以選擇數(shù)據(jù)流動(dòng)的通道：對(duì)于輸入引腳，可以選擇從NDI或從TDI輸入數(shù)據(jù);對(duì)于輸出引腳，可以選擇從BSC輸出數(shù)據(jù)至NDO或至TDO。芯片輸入輸出引腳上的邊界掃描寄存器單元可以相互連接起來(lái)，在芯片周?chē)纬梢粋€(gè)掃描鏈。利用邊界掃描鏈就可以控制芯片的輸入，觀察芯片的輸出。一般來(lái)說(shuō)，芯片都提供了若干條掃描鏈來(lái)完成測(cè)試功能。例如ARM7TDMI核提供了3條掃描鏈。

　　JTAG控制器主要由3部分組成：測(cè)試端口控制器(Test Access Port，TAP)、指令寄存器和數(shù)據(jù)寄存器。其中，TAP控制器是JTAG的核心控制器，需要以下5個(gè)控制信號(hào)：TCK(邊界掃描時(shí)鐘)、TMS(JTAG測(cè)試模式選擇)、TDI(串行邊界掃描輸入數(shù)據(jù))、TDO(串行邊界掃描輸出數(shù)據(jù))和TRST(JTAG測(cè)試邏輯復(fù)位)。正是通過(guò)TAP控制器狀態(tài)的不斷變化，JTAG控制器得以控制CPU的運(yùn)行。TAP控制器的狀態(tài)機(jī)如圖1所示。