【從零開(kāi)始走進(jìn)FPGA】美好開(kāi)始——我流啊流啊流

　　按照基于Windows的語(yǔ)言(C、C++、C#)等編程語(yǔ)言的初學(xué)入門教程，第一個(gè)歷程應(yīng)該是“Hello World!”的例程。但由于硬件上的驅(qū)動(dòng)難易程度，此例程將在在后續(xù)章程中推出。硬件工程師學(xué)習(xí)開(kāi)發(fā)板的第一個(gè)例程：流水燈，一切美好的開(kāi)始。

　　本章將會(huì)在設(shè)計(jì)代碼的同時(shí)，講解Quartus II 軟件的使用，后續(xù)章節(jié)中只講軟件的思想，以及解決方案，不再做過(guò)多的累贅描述。

　　一、Step By Step 建立第一個(gè)工程

　　(1)建立第一個(gè)工程，F(xiàn)ile-New-New Quartus II Project，如下圖所示，OK。

　　(2)Next，如下圖所示，選擇工程目錄(不能有空格，中文路徑)，同時(shí)輸入工程名與頂層文件名。

　　(3)若有現(xiàn)成的代碼，可以直接選擇添加入工程;否則，直接next，進(jìn)入下一步，如下圖所示：

　　(4)根據(jù)自己的硬件設(shè)施，選擇相應(yīng)的設(shè)備目標(biāo)器件。

　　(5)Next，F(xiàn)inish。

　　二、工程代碼設(shè)計(jì)

　　1. water_led_design工程文件結(jié)構(gòu)：

　　如上圖所示，工程分為三個(gè)模塊，分別為：

　　(1)頂層模塊 ： 例化各個(gè)模塊，工程的最高級(jí)別文件。

　　(2)分頻模塊 ： 通過(guò)分頻得到固定的頻率(10Hz)。

　　(3)LED顯示模塊： 隨固定頻率，來(lái)操作LED燈。

　　2. 代碼設(shè)計(jì)

　　(1)warter_led.v模塊設(shè)計(jì)

　　a) New-File，新建verilog文件，保存于新建在工程目錄下的src文件夾中(只是為了工程文件結(jié)構(gòu)組織的清晰，更善于管理)。如下圖所示：

　　b) 輸入代碼，定義輸入輸出接口，如下所示：

　　module water_led

　　(

　　input clk, //global clock 50MHz

　　input rst_n, //global clock reset

　　output [5:0] led_data //user led interface

　　);

　　endmodule