多路SDI信號單波長無損光傳輸

　　接收端RFIFO的功能是從經(jīng)過碼速調(diào)整到30M的數(shù)據(jù)中還原出27M的數(shù)據(jù)。其主要實現(xiàn)流程為：采用與發(fā)端讀時鐘同步的時鐘為RFIFO的寫時鐘Wrclk，讀時鐘采用本地分出來的符合后端SDI編碼要求的27MHz的時鐘Rclk_27m，由發(fā)端傳輸過來的DATA_valid來控制RFIFO的寫使能，從而保證寫入RFIFO的數(shù)據(jù)都是有效數(shù)據(jù)，RFIFO的讀使能持續(xù)為“1”以保證數(shù)據(jù)的連續(xù)性。整個碼速調(diào)整和恢復(fù)的信號波形如圖3所示(DATA1為發(fā)端輸入的原始數(shù)據(jù)，DATA2為碼速調(diào)整后的同步數(shù)據(jù)，DATA3為恢復(fù)出來的數(shù)據(jù)。

　　采用這種方法實現(xiàn)起來比較簡單，但是在實際測試時發(fā)現(xiàn)：由于SDI_27M_n這個時鐘與Rdclk_30M不同步，從而造成收端進入到RFIFO的數(shù)據(jù)與RFIFO的讀時鐘Rclk_27M不同步，即RFIFO的讀時鐘與寫時鐘不是同步的，最后必能會造成RFIFO的“寫滿”或者“讀空”，引起SDI信號的誤碼。

　　為了解決這個問題，考慮到Rclk_27M與發(fā)端的Wrck_27M_N這兩個時鐘雖然是異步的，但是其具體的頻值偏差大約在10PPM左右，將整個系統(tǒng)的碼速調(diào)整、數(shù)據(jù)還原修改成如圖4方案。

　　如圖4所示，發(fā)送端的碼速調(diào)整、同步處理方法不變，修改接收端的數(shù)據(jù)還原部分：原方案中多個RFIFO的讀時鐘是由可編程分出來的同一個27MHz的時鐘，更改后的方案中每個RFIFO的都由FPGA內(nèi)部PLL分出，該時鐘頻率可以通過FPGA控制在小范圍內(nèi)動態(tài)地變化，具體變化形式由RFIFO的A_full、A_empty的狀態(tài)來進行控制：A_full、A_empty分別為RFIFO的快滿或快空標(biāo)志，在系統(tǒng)啟動時，Rclk_27M_N設(shè)置成一個初始值27MHz，隨著設(shè)備工作時間的增加，由于讀、寫時鐘的不同步，就會造成RFIFO的快滿會快空，從而引起A_full(快滿)、A_empty(快空)標(biāo)志置位。當(dāng)FPGA監(jiān)測到A_full時，從而判斷當(dāng)前FIFO的讀時鐘比寫時鐘要慢，F(xiàn)IFO將空，此時通過FPGA控制內(nèi)部PLL，提高其輸出的Rck_27m_N時鐘的頻率;當(dāng)FPGA監(jiān)測到A_empty時，從而判斷當(dāng)前FIFO的讀時鐘比寫時鐘要快，F(xiàn)IFO將滿，此時通過FPGA控制內(nèi)部PLL，降低其輸出的Rck_27m_N時鐘的頻率。通過控制RFIFO永遠不會“寫滿”或者“讀空”狀態(tài)，確保SDI信號持續(xù)有效輸出且不出現(xiàn)誤碼。

　　3 結(jié)論

　　通過FIFO的“快滿”和“快空”標(biāo)志控制來控制FPGA內(nèi)部鎖相環(huán)(PLL)的頻率輸出，從而使系統(tǒng)接收端RFIFO的讀時鐘隨FIFO數(shù)據(jù)深度的變化而實時改變，確保RFIFO不會出現(xiàn)“寫滿”或“讀空”的狀態(tài)，解決了原來系統(tǒng)中由于FIFO的問題造成SDI信號誤碼的現(xiàn)象，完成了多路SDI信號的無損光纖傳輸。

　　目前通過本方案設(shè)計的多路SDI單波長光傳輸設(shè)備已完成研制，提供給廣電系統(tǒng)多家單位使用，反應(yīng)效果良好。

　　參考文獻：
　　[1]周宇,等. 基于CPLD的異步ASI/SDI信號電復(fù)接光傳輸設(shè)備的設(shè)計[J]. 世界電子元器件,2009,10：58-61
　　[2]鮑思明.SDI串行數(shù)字分量信號格式及檢測方法[J].世界廣播電視,2007,9：43-49
　　[3]祁超,等.基于FPGA的SD-SDI視頻轉(zhuǎn)換接口的設(shè)計[J].儀表技術(shù)與傳感器，2010，10：63-65
　　[4]李泉,等.用FPGA實現(xiàn)碼速變換[J].電子產(chǎn)品世界,2007,4A：34-36