小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼鐘（下）

　　圖中存在較多的模塊，因此在此將每個(gè)模塊的功能做簡單介紹：

　　另外，Clock_Control模塊為綜合模塊，內(nèi)部包含了時(shí)、分、秒、時(shí)鐘計(jì)數(shù)器模塊和時(shí)間設(shè)定模塊，該模塊的內(nèi)部結(jié)構(gòu)這里小梅哥不做過多介紹，詳細(xì)請(qǐng)參看代碼。

　　五、 代碼組織方式

　　本實(shí)驗(yàn)主要學(xué)習(xí)由頂向下的設(shè)計(jì)流程，代碼均為常見風(fēng)格，這里不多做介紹。希望讀者能夠通過代碼架構(gòu)，學(xué)習(xí)領(lǐng)會(huì)這種自頂向下的設(shè)計(jì)結(jié)構(gòu)的優(yōu)勢(shì)。

　　六、 關(guān)鍵代碼解讀

　　本設(shè)計(jì)中，頂層模塊主要實(shí)現(xiàn)了各個(gè)模塊的例化和數(shù)碼管顯示使能的多路控制，相信看了圖4-1后，便能理解頂層代碼的含義。由于本系統(tǒng)涉及到的模塊較多，采用文檔的形式很難簡潔的講解清楚，因此，綜合實(shí)驗(yàn)，小梅哥以后將不再進(jìn)行關(guān)鍵代碼的解讀。反之，小梅哥會(huì)盡快進(jìn)行視頻的錄制，對(duì)綜合實(shí)驗(yàn)采用視頻的方式講解，以使讀者快速理解架構(gòu)。

　　七、 測(cè)試平臺(tái)設(shè)計(jì)

　　本系統(tǒng)為低速系統(tǒng)，采用Modelsim仿真耗時(shí)長，而且波形不便于觀察。因此仿真略去。大家可以對(duì)每個(gè)子模塊進(jìn)行仿真，以驗(yàn)證其正確性。

　　八、 仿真分析

　　九、 下板驗(yàn)證

　　此次，小梅哥采用很早以前購買的21EDA的板子進(jìn)行了下板測(cè)試，實(shí)測(cè)功能完備。以下為測(cè)試照片(渣渣像素，請(qǐng)各位諒解)。

　　十、 總結(jié)

　　本實(shí)驗(yàn)實(shí)現(xiàn)了數(shù)碼鐘的功能，并可以通過4個(gè)按鍵進(jìn)行時(shí)間的設(shè)置，因?yàn)闀r(shí)間的關(guān)系，小梅哥沒有在文檔中進(jìn)行詳細(xì)的介紹，請(qǐng)大家諒解。