7納米制程以下半導(dǎo)體業(yè)怎么走?

　　目前，全球領(lǐng)先芯片制造商目前都在做著向10納米制程過(guò)渡的準(zhǔn)備。同時(shí)，7納米甚至5納米工藝制程也引起業(yè)界的強(qiáng)力關(guān)注，尤其是為了避免4次圖形曝光光刻技術(shù)帶來(lái)的高昂成本，需要對(duì)于采用EUV光刻的成本效益進(jìn)行評(píng)價(jià)。

　　采用遷移率更大的材料是個(gè)好思路

　　高通公司認(rèn)為，從設(shè)計(jì)業(yè)角度首要關(guān)注的問(wèn)題是瞬時(shí)和移動(dòng)處理中持續(xù)的創(chuàng)新。在晶體管方面，由于10納米制造工藝與14納米十分相似，但是非常可能要改變溝道的材料。而到7納米節(jié)點(diǎn)時(shí)，將有更多創(chuàng)新的轉(zhuǎn)折點(diǎn)，包括在水平陣列中采用環(huán)柵(GAA)納米線，以及到5納米時(shí)不可避免要采用隧道FET和III-V族元素溝道材料和垂直納米線。顯然，未來(lái)器件的自熱問(wèn)題(self-heating)將是很大的挑戰(zhàn)。不管如何，在形成晶體管結(jié)構(gòu)的前道工藝中產(chǎn)業(yè)界已經(jīng)有多個(gè)選項(xiàng)，情況相對(duì)比較樂(lè)觀，然而在后道工藝中的金屬互連等，未來(lái)將一定是工藝瓶頸。

　　IBM公司認(rèn)為嵌入式存儲(chǔ)器中加速發(fā)展增加邏輯功能將帶來(lái)利益，作為一個(gè)特例，可通過(guò)芯片級(jí)的最優(yōu)化來(lái)實(shí)現(xiàn)提高到系統(tǒng)級(jí)的功能。在7納米及以下的轉(zhuǎn)折點(diǎn)時(shí)將推動(dòng)碳納米管(CNT)成為最小的功能器件?？紤]到未來(lái)器件在芯片尺寸縮小方面會(huì)受到限制，必須采用新的材料與新的器件結(jié)構(gòu)及多種技術(shù)進(jìn)行集成。除此之外金屬互聯(lián)層技術(shù)方面的困難會(huì)越來(lái)越大，由于接觸面積的減少會(huì)導(dǎo)致接觸電阻的增加，進(jìn)而影響電路。

　　格羅方德提出在5納米節(jié)點(diǎn)時(shí)的工藝技術(shù)目標(biāo)如下：相比于7納米，面積可縮小50%;柵的間距為30納米及M1互連層的線間距為20納米。為了達(dá)成此目標(biāo)，格羅方德的成本模型中需要采用0.5NA的EUV光刻設(shè)備。即便大部分光刻可以采用Directed Self-Assembly(DSA)自對(duì)準(zhǔn)技術(shù)，然而為了減少掩膜的使用數(shù)量等需要EUV光刻及早地加入。

　　從器件功能看，無(wú)論采用FinFET還是納米線結(jié)構(gòu)，目的都是為了增大晶體管的驅(qū)動(dòng)電流，但是在移動(dòng)應(yīng)用中如何能實(shí)現(xiàn)?改變溝道材料，采用載流子遷移率更大的材料是個(gè)好思路，但是如何與硅平面工藝集成是一大挑戰(zhàn)。粗略的成本計(jì)算，如果要實(shí)現(xiàn)5納米工藝節(jié)點(diǎn)，而且要繼續(xù)推動(dòng)晶體管增加和成本下降，必須使用EUV光刻，否則由于多次曝光技術(shù)需要的掩膜數(shù)量上升會(huì)增加許多成本。還有一個(gè)可行的辦法，采用7納米制程，再用堆疊技術(shù)把多層芯片堆疊在一起。

　　需要精細(xì)材料工程的配合

　　為什么靜電電壓指標(biāo)成為未來(lái)器件的關(guān)鍵因素?它能擊穿PN結(jié)，使漏電流增大。由于在表面和同樣體積內(nèi)PN結(jié)的靜電電壓太高，導(dǎo)致對(duì)于任何5納米節(jié)點(diǎn)器件的寄生效應(yīng)會(huì)變得非常敏感。

　　在7納米時(shí)寄生電容會(huì)占到芯片總電容的75%。未來(lái)器件的趨勢(shì)是由平面2D到3DFinFET，再到納米線結(jié)構(gòu)，意味著晶體管相對(duì)的表面積會(huì)成比例增加，導(dǎo)致對(duì)于表面缺陷以及界面陷阱極大地增加敏感性。隨著工藝尺寸越來(lái)越小，必須相應(yīng)地降低工作電壓以及減少工作電流，最終結(jié)果是有效的載流子數(shù)量減少，而導(dǎo)致缺乏推動(dòng)電路正常工作的能力。與III-V族FinFET工藝及納米線結(jié)構(gòu)比較中已得到證實(shí)。由于2D平面CMOS柵的尺寸縮小已不可能持續(xù)，所以在5納米時(shí)必須采用3D垂直的晶體管結(jié)構(gòu)，才可以保持柵長(zhǎng)在20納米，以及柵間距在30納米。

　　從器件結(jié)構(gòu)考慮在7納米以下時(shí)仍有許多不可知，或者不確定性，因此對(duì)于設(shè)備及工藝需要注意以下四個(gè)方面問(wèn)題：

　　1.所有一切與界面相關(guān)需要精細(xì)材料工程的配合;

　　2.薄膜淀積可以采用原子層淀積(ALD)或者選擇性薄膜，甚至與晶格匹配的工藝;

　　3.采用干法，選擇性去除及直接自對(duì)準(zhǔn)方法來(lái)定義圖形;

　　4.3D工藝結(jié)構(gòu)意味著高縱橫比工藝及非平衡態(tài)工藝。

　　舉例來(lái)說(shuō)，如非平衡態(tài)工藝用在單片快速熱退火(RTA)中，今天RTA的工藝時(shí)間僅納秒數(shù)量級(jí)，但是它提供了同樣的，甚至優(yōu)于平衡態(tài)工藝的功能。在鈷襯銅線帶選擇性鈷帽的工藝中，它的載流子電遷移率與之前工藝最好結(jié)果相比可提高10倍，顯示采用精細(xì)材料工程可用來(lái)解決尺寸縮小帶來(lái)的器件功能退化問(wèn)題。

　　晶體管密度增加仍有潛力

　　7納米及以下工藝必須采用新的材料，并能控制它。尤其在5納米制程時(shí)是原子級(jí)的精度，因此要開(kāi)發(fā)新的技術(shù)，并能實(shí)現(xiàn)高的可靠性。未來(lái)器件尺寸越來(lái)越小要保持其功能的完整性，必須考慮從溝道、接觸、柵或者互連材料等方面改變。

　　半導(dǎo)體業(yè)在尺寸縮小及晶體管密度增加方面仍有大量的潛力。盡管二維縮小已達(dá)經(jīng)濟(jì)上的極限，開(kāi)始向三維結(jié)構(gòu)過(guò)渡。為了持續(xù)地降低每個(gè)功能的成本，必須面臨異構(gòu)集成中的許多挑戰(zhàn)，因此要求設(shè)計(jì)與制造更加緊密地合作。在CMOS工藝之后對(duì)于新的器件仍有眾多的候選者，如自旋電子或者隧道FET或者量子點(diǎn)結(jié)構(gòu)。

　　為什么到今天為止，半導(dǎo)體業(yè)仍采用硅材料的CMOS工藝?因?yàn)樗纳鷳B(tài)鏈，包括從設(shè)計(jì)到制造仍具有經(jīng)濟(jì)價(jià)值，能降低成本?？梢哉J(rèn)為采用CMOS工藝對(duì)于半導(dǎo)體業(yè)如同中了頭彩一樣。盡管多年來(lái)業(yè)界曾試圖拋棄它，改變CMOS工藝，然而實(shí)踐的結(jié)果都不成功。預(yù)測(cè)CMOS工藝仍將持續(xù)下去，直到原子級(jí)的極限。