Renesas利用新的低成本45納米及以上工藝改進(jìn)晶體管性能

    瑞薩科技宣布開發(fā)出一種具有45 nm（納米）及以上工藝的微處理器和SoC（系統(tǒng)級(jí)芯片）器件低成本制造能力的超高性能晶體管技術(shù)。新技術(shù)利用瑞薩開發(fā)的專有混合結(jié)構(gòu)——公司在2006年12月以前發(fā)布的一種先進(jìn)技術(shù)——改善了CMIS晶體管的性能。瑞薩科技在2007年6月12日于日本京都舉行的2007年超大規(guī)模集成電路技術(shù)專題研討會(huì)（2007 Symposium on VLSI Technology）上闡述了這一新的、增強(qiáng)的混合結(jié)構(gòu)，并演示了測試數(shù)據(jù)。

　　像以前的技術(shù)一樣，新的半導(dǎo)體制造技術(shù)有一個(gè)采用氮化鈦（TiN）金屬柵極的P型晶體管，以及一個(gè)采用傳統(tǒng)多晶硅柵極的N型晶體管。不過，新的P型晶體管采用兩層?xùn)艠O結(jié)構(gòu)，而不是單層?xùn)艠O，以更有效地控制門限電壓*2。而且，新型混合結(jié)構(gòu)利用應(yīng)變硅制造技術(shù)來提升驅(qū)動(dòng)電流能力。與以前的瑞薩混合結(jié)構(gòu)相比，這些創(chuàng)新產(chǎn)品的性能大約提高了20%。重要的是，新型結(jié)構(gòu)可以實(shí)現(xiàn)低成本制造，因?yàn)樗恍枰獙?duì)目前的制造工藝進(jìn)行重大改變。

　　一個(gè)包含40 nm柵極長度晶體管的實(shí)驗(yàn)芯片已經(jīng)制造完成。對(duì)這個(gè)芯片的測試數(shù)據(jù)證實(shí)了其全球頂級(jí)水平的驅(qū)動(dòng)性能：在1.2 V電源電壓  
條件下，N型晶體管為1,068μA/μm，P型晶體管為555μA/μm。

　　降低門限電壓同時(shí)增加驅(qū)動(dòng)電流能力

　　新開發(fā)的芯片制造技術(shù)的第一個(gè)元件是新型P型晶體管柵極結(jié)構(gòu)，它包括兩層氮化鈦層。高介電系數(shù)層分別是CVD-TiN層和PVD-TiN層，多晶硅根據(jù)這個(gè)順序堆積在一個(gè)硅襯底上。PVD-TiN層要比CVD-TiN層致密，因此可以抑制硅從多晶硅電極擴(kuò)散進(jìn)入CVD-TiN層，從而防止增加門限電壓的特性變化。更重要的是，實(shí)際上兩個(gè)TiN層可降低晶體管的門限電壓大約100 mV，達(dá)到滿足低漏電器件的水平。

　　新開發(fā)技術(shù)的其他應(yīng)用是已經(jīng)在先進(jìn)半導(dǎo)體器件中廣泛采用的應(yīng)變硅技術(shù)。該技術(shù)可以用于瑞薩混合結(jié)構(gòu)，因?yàn)檎嬲Y(jié)構(gòu)的CMIS晶體管制造工藝非常類似于傳統(tǒng)的CMOS工藝晶體管。這種應(yīng)變硅技術(shù)可改善雙向驅(qū)動(dòng)性能。它可以使通道部分變形，通過電流形成一條路徑。它還可以擴(kuò)展或縮小硅晶格間距，使電子和空穴更容易移動(dòng)。