Nios SoC系統(tǒng)中的BCH編解碼IP核的設計

　　循環(huán)碼是最重要的一類線性分組糾錯碼，而BCH碼又是目前發(fā)現(xiàn)的性能很好且應用廣泛的循環(huán)碼，它具有嚴格的代數(shù)理論，對它的理論研究也非常透徹。BCH碼的實現(xiàn)途徑有軟件和硬件兩種。軟件實現(xiàn)方法靈活性強且較易實現(xiàn)，但硬件實現(xiàn)方法的工作速度快，在高數(shù)據(jù)速率和長幀應用場合時具有優(yōu)勢。FPGA(現(xiàn)場可編程門陣列)為DSP算法的硬件實現(xiàn)提供了很好的平臺，但如果單獨使用一片F(xiàn)PGA實現(xiàn)BCH編解碼，對成本、功耗和交互速度都不利。最新的SoC(片上系統(tǒng))設計方法可以很好地解決這個問題。

　　本文基于Altera公司的Nios軟核+可編程資源的SoC平臺設計了BCH編解碼IP核，這樣，在Nios系統(tǒng)中可以將BCH碼作為一種片內(nèi)資源進行調(diào)用，在工程設計上具有積極的意義。

　　1 BCH碼

　　BCH碼于1960年前后發(fā)明，可以糾檢多個錯誤。通常的二進制BCH碼元是取自加羅瓦域GF(2m)。對于參數(shù)m和可糾錯碼元數(shù)目t，BCH碼的碼長為n=2m-1，對于m≥3，t<2m-1的BCH碼，監(jiān)督碼元數(shù)目n-k=mt；dmin≥2t+1。同時，BCH碼元多項式的根為GF(2m)中的元素α，α3，…，α2t+1。例如一個m=6，t=3的BCH碼，其參數(shù)為：n=63，n-k=18，dmin=7。這就構成了可以糾正3個錯誤的(63，45)BCH碼。

　　BCH碼基于加羅瓦域，BCH編解碼的運算也是域內(nèi)的閉合運算。加羅瓦有限域產(chǎn)生于一個本原多項式，GF(2m)有限域內(nèi)有2m個元素。以GF(23)域為例，它的本原多項式p(x)假定為p(x)=x3+x+1，基本元素α定義為p(x)=0的根，GF(23)中的元素可以計算如下：

　　BCH碼的編碼取決于其生成多項式，令φ2i-1(x)是加羅瓦域元素α2i-1的最小多項式，則可以糾正t個錯誤的BCH碼的生成多項式為：

　　有了生成多項式，BCH編碼與普通的循環(huán)碼編碼相同，使用除法電路可以實現(xiàn)。一個復雜度較低的BCH譯碼算法對于BCH碼的應用有著重要的意義。BCH譯碼可以分為伴隨式計算和Berlekamp迭代譯碼兩部分。設接收碼元多項式為r(x)，由于生成多項式的性質(zhì)，如果傳輸過程中信道沒有引入錯誤，α，α2，α3，…，α2t應是r(x)的根。因此，伴隨式計算即將加羅瓦域中的元素代入接收碼元多項式，如果所有伴隨式結果都為0，則說明沒有錯誤，否則就有錯誤。如果只使用BCH碼進行檢錯，則譯碼過程就結束了。

　　伴隨式計算結束后，如果有錯，首先需要計算錯誤位置多項式δ(x)，譯碼的核心主要集中在這一步上。Berlekamp迭代算法不僅求解了錯誤位置多項式的關鍵方程，而且運算速度快，可以說它解決了BCH碼譯碼的工程實用問題。其次，使用錢搜索找出δ(x)的根，即錯誤位置。最后，由于是二進制編碼，只需把相應位置的碼元取反就完成了整個譯碼過程。

　　2 BCH編解碼IP核的設計

　　2.1 整體設計及CPU接口

　　在NiosⅡ系統(tǒng)中，平臺免費提供了各種常用接口IP核以及對這些外設的驅(qū)動程序包，例如UART接口、Flash接口等。作為一個自行設計的IP核，需要掛接在NiosⅡ系統(tǒng)的Avalon總線上。這個過程使用Sopc Builder工具中的Interface t0 user logic模塊可以方便地進行設計。NiosⅡ處理器和BCH IP核之間通過Avalon總線使用寄存器映射方式進行交互。圖1是整個IP核的實現(xiàn)方框圖。

　　其中與NiosⅡ的接口分為控制接口和數(shù)據(jù)接口兩部分?？刂平涌诎◤臀?、編解碼控制、存儲器狀態(tài)報告和編解碼狀態(tài)報告等。數(shù)據(jù)接口為FPGA內(nèi)部的RAM，分為發(fā)送和接收兩部分，它在NiosⅡ中映射成存儲空間。在NiosⅡ和BCH碼IP核之

　　2.2 BCH編碼

　　BCH碼屬于系統(tǒng)碼，其編碼與一般循環(huán)碼的編碼形式基本相同，即為信息碼元多項式與生成多項式之間的除法電路實現(xiàn)。除法電路采用帶反饋的移位寄存器完成。信息碼元發(fā)送完后，寄存器內(nèi)存儲的就是監(jiān)督碼元，再接著發(fā)送即可。其中反饋抽頭連接為生成多項式控制。其基本結構見圖2。

　　信息碼元首先從數(shù)據(jù)緩存中被讀出，然后通過并／串變換進入編碼器后，一方面直接輸出，同時送入除法電路，當信息碼元輸入結束后，開關進行相應的變換，存在寄存器中的監(jiān)督碼元輸出。圖3為(31，16)BCH編碼的RTL(寄存器傳輸級)仿真結果。

2.3 BCH譯碼

　　前面已經(jīng)介紹了BCH迭代譯碼的基本步驟。譯碼過程中的運算都為有限域運算，在運算過程中經(jīng)常計算加羅瓦域的元素是不明智的，查表實現(xiàn)是通用的方法。例如GF(23)中，可以設計表1所示的表格來實現(xiàn)域元素的查找，同時，運算中還經(jīng)常需要通過元素值反查元素類型，因此需要設計兩張表格來正向和反向查找。圖1中的GF域查表RAM模塊就完成了這個功能。通過以上查表方法可以輕松實現(xiàn)有限域的加、減和乘運算。

　　首先進行伴隨式計算，在設計中利用片內(nèi)較高的工作頻率和FPGA的并發(fā)實現(xiàn)優(yōu)勢，同時完成所有伴隨式的計算。圖4為伴隨式計算的RTL仿真結果，當傳輸引入錯誤后，伴隨式相或的結果Data_Out輸出高電平，表示需要進行糾錯。

　　然后進行迭代譯碼，迭代過程可以通過表2表示。其中μ為算法迭代的次數(shù)，第1次為了表示方便，可以認為初始值是0。δμ(x)就是錯誤位置多項式。dμ是一種差值，用于運算。ιμ是第μ次運算時δμ(x)的多項式階數(shù)，2μ-ιμ是運算中應用的變量。

　　算法流程步驟如下：

　　a) 按如上μ為0和-1／2時初始化各個變量。

　　b) 如果dμ=0，此時，則往下進行。

　　c) 如果dμ≠0，則尋找以前運算的某一行ρ，其具有2μ-ιμ最大(正值)，且dρ≠0。

　　此時，

       如果μ=t-1，則算法結束。

　　d)ιμ+1=deg(δμ+1(x))，即δμ+1(x)的多項式階數(shù)。

　　e) dμ+1 =s2μ+3+δ1μ+1s2μ+2+δ2μ+1s2μ+1+…+δLμ+1s2μ+3-L，其中，L為ιμ+1，δu(x)的第i階系數(shù)。

　　f) 增加μ，從步驟b開始。

　　得到錯誤多項式后，通過錢搜索和取反即可完成整個譯碼工作。

　　3 結束語

　　SoC技術以其低成本、低功耗和小體積已經(jīng)成為電子設計領域的一個重要發(fā)展方向。BCH碼是一種經(jīng)典的分組糾錯碼，在通信系統(tǒng)中應用較為廣泛。通過這兩者的結合，本文設計的BCH碼IP核嵌入NiosSoC中，使得BCH編解碼在單片系統(tǒng)中可以自由調(diào)用，對SoC中的應用軟件而言，調(diào)用接口簡單，IP核屏蔽了所有算法細節(jié)。同時，由于采用硬件實現(xiàn)，具有高速、穩(wěn)定的特點。