在FPGA中集成高速串行收發(fā)器面臨的挑戰(zhàn)
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作者：Altera公司 Ramanand Venkata-技術(shù)主管 & Joel Martine
時(shí)間：2005-06-07
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Altera公司對(duì)PCI Express，串行Rapid I/O和SerialLite等串行標(biāo)準(zhǔn)和協(xié)議的認(rèn)可，將促進(jìn)具有時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR）功能的高速串行收發(fā)器的應(yīng)用。這些曾在4或8位ASSP中使用的收發(fā)器現(xiàn)在可以集成在高端FPGA中。帶有嵌入式收發(fā)器的FPGA占據(jù)更小的電路板空間，具有更高的靈活性和無(wú)需接口處理的兩芯片方案等優(yōu)勢(shì)，因此，采用這種FPGA對(duì)電路板設(shè)計(jì)者是很具有吸引力的選擇。
在FPGA中集成收發(fā)器使得接口電路處理工作由電路板設(shè)計(jì)者轉(zhuǎn)向芯片設(shè)計(jì)者。本文闡述在一個(gè)FPGA中集成16
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