良好FPGA信號(hào)完整性的實(shí)現(xiàn)方法

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作者：時(shí)間：2005-08-15 來(lái)源：

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良好FPGA信號(hào)完整性的實(shí)現(xiàn)方法
Signal Integrity of Stratix II

本文引用地址：http://m.butianyuan.cn/article/7577.htm

Altera公司 FPGA產(chǎn)品部高級(jí)技術(shù)行銷經(jīng)理 Lalitha Oruganti

簡(jiǎn)介
信號(hào)完整性是高速系統(tǒng)設(shè)計(jì)的關(guān)鍵因素。較差的信號(hào)完整性會(huì)導(dǎo)致工程成本增加，延緩產(chǎn)品發(fā)布，降低產(chǎn)品收益。在當(dāng)今要求產(chǎn)品能夠及時(shí)面市的半導(dǎo)體市場(chǎng)上，忽略信號(hào)完整性可能會(huì)造成高達(dá)幾百萬(wàn)美金的代價(jià)。高速系統(tǒng)中如何保持信號(hào)完整性無(wú)疑取決于對(duì)FPGA的選型。
本文闡述Altera Stratix II的基準(zhǔn)測(cè)試，測(cè)試結(jié)果表明，Stratix II FPGA顯示出良好的信號(hào)完整性；以及Altera的信號(hào)完整性設(shè)計(jì)過(guò)程，此技術(shù)優(yōu)勢(shì)在Stratix II FPGA中是如何體現(xiàn)的。
以下三種設(shè)計(jì)層次上的幾種因素會(huì)導(dǎo)致較差的信號(hào)完整性：
n 芯片級(jí)__不恰當(dāng)?shù)腎/O緩沖設(shè)計(jì)、電流回路不足等。
n 封裝級(jí)__封裝電感過(guò)大、走線失配、布線不當(dāng)、電流回路不足等。
n 電路板級(jí)__交叉串?dāng)_、反射、信號(hào)衰減、EMI/EMC等。
芯片級(jí)和封裝級(jí)信號(hào)完整性完全取決于芯片制造商的IC和封裝級(jí)設(shè)計(jì)。電路板級(jí)信號(hào)完整性主要依賴于芯片和封裝質(zhì)量以及用戶電路板設(shè)計(jì)的好壞?？梢酝ㄟ^(guò)提高芯片和封裝內(nèi)部的信號(hào)完整性來(lái)減輕電路板設(shè)計(jì)負(fù)擔(dān)，優(yōu)化系統(tǒng)性能。

信號(hào)完整性基準(zhǔn)測(cè)試
本文在三個(gè)方面介紹Stratix II的信號(hào)完整性，包括1Gbps、1.3Gbps的LVDS信號(hào)以及660Mbps的HSTL信號(hào)。此外，還進(jìn)行了Altera Stratix II IBIS模型與實(shí)驗(yàn)室測(cè)量結(jié)果相關(guān)性仿真來(lái)驗(yàn)證Altera仿真結(jié)果。參見(jiàn)圖1。

Stratix II 的 FPGA信號(hào)完整性 Altera公司