應(yīng)分析好SAR ADC才能為寬廣應(yīng)用開導(dǎo)

        前言

　　逐次逼近寄存器型(SAR)的模擬數(shù)字轉(zhuǎn)換器(ADC)是采樣速率低于5Msps的中等至高分辨率應(yīng)用的常見結(jié)構(gòu)。SAR ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點。這些特點使SAR ADC獲得了很廣的應(yīng)用范圍，例如便攜式電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)信號采集器等。
　　那末什么是SAR 呢? 顧名思義, SAR實質(zhì)上是實現(xiàn)一種二進制搜索算法。所以，當(dāng)內(nèi)部電路運行在數(shù)兆赫茲(MHz)時，由于逐次逼近算法的緣故，故ADC采樣速率僅是該數(shù)值的幾分之一。為了使SAR ADC在很寬的范圍上得到應(yīng)用,那就應(yīng)該對SAR(逐次逼近寄存器型)的ADC有一個全面的理解。首先對SAR ADC的結(jié)構(gòu)分析。

　　SAR ADC的結(jié)構(gòu)

　　盡管實現(xiàn)SAR ADC的方式千差萬別，但其基本結(jié)構(gòu)非常簡單(見圖1)。
              
　　模擬輸入電壓(VIN)由采樣／保持電路保持。為實現(xiàn)二進制搜索算法，N位寄存器首先設(shè)置在中間刻度(即：100…00，MSB為‘1’)。這樣，數(shù)字模擬轉(zhuǎn)換器(DAC)輸出(VDAC)被設(shè)為VREF／2，VREF是提供給ADC的基準(zhǔn)電壓。然后，比較判斷VIN是小于還是大于VDAC，如果VIN>VDAC，則比較器輸出邏輯高電平或‘1’，N位寄存器的MSB保持‘1’。相反，如果VIN < VDAC ，則比較器輸出邏輯低電平，N位寄存器的MSB清為‘0’。隨后，SAR控制邏輯移至下一位，并將該位設(shè)置為高電平，進行下一次比較。這個過程一直持續(xù)到最低有效位(LSB)。上述操作結(jié)束后，也就完成了轉(zhuǎn)換，N位轉(zhuǎn)換結(jié)果儲存在寄存器內(nèi)。
               
　　圖2是一個4位轉(zhuǎn)換器。y軸及圖中的粗線表示DAC的輸出電壓。本例中，第一次比較表明VINVDAC，位2保持為‘1’。DAC置為01102，執(zhí)行第三次比較。根據(jù)比較結(jié)果，位1置‘0’，DAC又設(shè)置為01012，執(zhí)行最后一次比較。最后，由于V1N>VDAC，位0確定為‘1’。注意，對于4位ADC需要四個比較周期。通常，N位SAR ADC需要N個比較周期，在前一位轉(zhuǎn)換完成之前不得進入下一次轉(zhuǎn)換。由此可以看出，該類ADC能夠有效節(jié)省功耗和空間，當(dāng)然，也正是由于這個原因，分辨率在14位至16位，速率高于幾Msps的逐次逼近ADC及其少見。一些基于SAR結(jié)構(gòu)的微型ADC已經(jīng)推向市場。例如，采用QSPITM串行接口的MAXlll5-MAXlll8系列8位ADC以及采用微小的SOT23封裝，分辨率更高的可互換產(chǎn)品-10位MAXl086和12位MAXl286，尺寸只有3mm×3mm。兼容于I2C接口的MAXl036／MAXl037可將四路、8位ADC和一個基準(zhǔn)源集成在SOT23封裝內(nèi)。
　　SAR ADC的另一個特點是，功率損耗隨采樣速率而改變，這一點與閃速ADC或流水線ADC不同，后者在不同的采樣速率下具有固定的功耗。這僅對于低功耗應(yīng)用或者不需要連續(xù)采集數(shù)據(jù)的應(yīng)用是非常有利的(例如，用于PDA數(shù)字轉(zhuǎn)換器的MAXl233)。

SAR的深入分析

　　SAR ADC的兩個重要部件是比較端和DAC，可以看到，圖1中采樣／保持電路可以嵌入到DAC內(nèi)，不作為一個獨立的電路。
　　SAR ADC的速度受限于：
　　1、DAC的建立時間，在這段時間內(nèi)必須穩(wěn)定在整個轉(zhuǎn)換器的分辨率以內(nèi)(如：1／2 LSB)。
　　2、比較器，必須在規(guī)定的時間內(nèi)能夠分辨VIN與VDAC的微小差異。
　　3、邏輯開銷。
　　
　　DAC
              
　　DAC的最大建立時間通常取決于MSB的建立時間，原因很簡單，MSB的變化代表了DAC輸出的最大偏移。另外，ADC的線性也受DAC線性指標(biāo)的限制。因此，分辨率高于12位的SAR ADC常常需要調(diào)理或校準(zhǔn)，以改善其線性指標(biāo)。這主要是受元件固有的匹配度所限。雖然這在某種程度上取決于處理工藝和設(shè)計，但在實際的DAC設(shè)計中，元件的匹配度將線性指標(biāo)限制在12位左右。許多SAR ADC采用具有固有采樣／保持功能的電容式DAC。電容式DAC根據(jù)電荷再分配的原理產(chǎn)生模擬輸出電壓，由于這種類型的DAC在SAR ADC中很常用，所以，應(yīng)討論—下它們的工作原理。
               
　　電容式DAC包括一列由N個按照二進制加權(quán)排列的電容和一個“空LSB”電容組成的陣列。圖3是一個16位電容式DAC與比較器相連接的范例。采樣階段，陣列的公共端(所有電容連接的公共點)接地，所有自由端連接到輸人信號(模擬輸入或VIN)。
               
　　采樣后，公共端與地斷開，自由端與VIN斷開，在電容陣列上有效地獲得了與輸入電壓成比例的電荷量。然后，將所有電容的自由端接地，驅(qū)動公共端至一個負(fù)壓-VIN作為二進制搜索算法的第一步，MSB電容的自由端與地斷開并連接到VREF，驅(qū)動公共端電壓向正端移動1/2VREF。例如，如果VIN等于3/4 VREF，將MSB電容連接到VREF、其余電容接地時，公共端電壓被驅(qū)動至(-3/4 VREF+1/2 VREF)=+1/4 VREF。該電壓與地電位相比較，比較器輸出為邏輯‘1’，預(yù)示MSB大于1/2 VREF。
　　相反，如果VIN等于1/4 VREF，公共端電壓為(-1/4 VREF+1/2 VREF)=+1/4 VREF，比較器輸出為邏輯‘0’。接下來，下一個最大的電容與地斷開并連接到VREF，由比較器確定下一位的數(shù)值，如此循環(huán)直到判定出全部數(shù)字位。
              
　　DAC校準(zhǔn)
              
　　對于一個理想的DAC來講，每個與數(shù)據(jù)位相對應(yīng)的電容應(yīng)該精確地是下一個較小電容的兩倍。在高分辨率ADC(如16位ADC)中，這會導(dǎo)致過寬的數(shù)值范圍，以致無法用經(jīng)濟、可行的尺寸實現(xiàn)。16位的SAR
　　ADC(如MAXl95)實際由兩列電容組成，利用電容耦合減小LSB陣列的等效容值。MSB陣列中的電容經(jīng)過微調(diào)以降低誤差。LSB電容的微小變化都將對16位轉(zhuǎn)換結(jié)果產(chǎn)生明顯的誤差。但不幸的是，僅僅依靠微調(diào)并不能達(dá)到16位的精度，或者補償由于溫度、電源電壓或其它參數(shù)的變化所造成的性能指標(biāo)的改變。
               
　　考慮到上述原因，MAXl95內(nèi)部為每個MSB電容配置了一個校準(zhǔn)DAC，這些DAC通過電容耦合到主DAC輸出，根據(jù)它們的數(shù)字輸入調(diào)節(jié)主DAC的輸出。
               
　　校準(zhǔn)時，首先要確定用于補償每個MSB電容誤差的修正代碼，并存儲該代碼。此后，當(dāng)主DAC對應(yīng)的數(shù)據(jù)位為高電平時就把存儲的代碼提供給適當(dāng)?shù)男?zhǔn)DAC，補償相關(guān)電容的誤差。一般在初始化過程中由用戶進行校準(zhǔn)，也可以在上電時進行自動校準(zhǔn)。
               
　　為降低噪聲效應(yīng)，每個校準(zhǔn)過程都執(zhí)行許多次(MAXl95大約持續(xù)14,000個時鐘周期)，結(jié)果取平均值。當(dāng)供電電壓穩(wěn)定后最好進行一次校準(zhǔn)。高分辨率ADC應(yīng)該在電源電壓、溫度、基準(zhǔn)電壓或時鐘等任何一個參數(shù)發(fā)生變化后進行再校準(zhǔn)，因為這些參數(shù)對直流偏移有影響。如果只考慮線性指標(biāo)，可以容許這些參數(shù)有較大改變。因為校準(zhǔn)數(shù)據(jù)是以數(shù)字方式存儲的，無需頻繁轉(zhuǎn)換即可保持足夠的精度。
　　
　　比較器
               
　　比較器需要具有足夠的速度和精度，盡管比較器的失調(diào)電壓不影響整體的線性，它將給系統(tǒng)傳輸特性曲線帶來一個偏差，為減小比較器的失調(diào)電壓引人了失調(diào)消除技術(shù)。此外，還必須考慮噪聲,比較器的等效輸人噪聲通常要設(shè)計在1LSB以內(nèi)。比較器必須能夠分辨出整個系統(tǒng)精度以內(nèi)的電壓，也就是說比較器需要保證與系統(tǒng)相當(dāng)?shù)木取?
            
　　比較SARADC與其它ADC結(jié)構(gòu)
　　
　　流水線ADC
               
　　流水線ADC(如MAXl200)采用一種并行結(jié)構(gòu)，并行結(jié)構(gòu)中的每一級同時進行一位或幾位的逐次采樣，特有的并行結(jié)構(gòu)提高了數(shù)據(jù)的吞吐率，但要以功耗和延遲為代價。
               
　　所謂延遲，在此情況下定義為ADC采樣到模擬輸入的時間與輸出端得到量化數(shù)據(jù)的時間差。例如，一個5級流水線ADC至少存在5個時鐘周期的延遲，而SAR只有1個時鐘周期的延遲。需要注意的是，延遲的定義只是相對于ADC的吞吐率而言，并非指SAR的內(nèi)部時鐘，它是吞吐率的許多倍。

　　閃速ADC   
               
　　閃速ADC(如MAXll7／MAXl04)由大量的比較器構(gòu)成，并包括一個寬帶、低增益預(yù)放大器和鎖存器。預(yù)放大器僅提供增益，不需要高線性度和高精度，只有比較器的門限值必須具有較高的精度。所以，閃速ADC是一種能夠提供最高轉(zhuǎn)換速率的結(jié)構(gòu)。提高速度所面臨的最大難題是要折衷考慮功耗和尺寸。極高速的8位閃速ADC，例如MAXl04／MAXl06／MAXl08(以及它們的折疊／內(nèi)插變種)具有高達(dá)1.5Gsps的采樣速率。但很難找到10位的閃速ADC，而12位或更高位閃速ADC還沒有商用化的產(chǎn)品。分辨率每提高1位，閃速ADC中比較器的個數(shù)將成倍增長，同時還要保證比較器的精度是系統(tǒng)精度的兩倍。而在SARADC中，提高分辨率需要更精確的元件，但復(fù)雜度并非按指數(shù)率增長。當(dāng)然，SARADC的速度是無法與那些閃速ADC相比較的。
           
　　∑-△ ADC
               
　　傳統(tǒng)的過采樣／∑-△轉(zhuǎn)換器被普遍用于帶寬限制在大約22kHz的數(shù)字音頻應(yīng)用。近來， 
　　一些寬帶∑-△轉(zhuǎn)換器能夠達(dá)到1MHz至2MHz的帶寬，分辨率在12位至16位。這通常由高階E-A調(diào)制器(4階或更高)配合一個多位ADC和多位反饋DAC構(gòu)成。
               
　　∑-△轉(zhuǎn)換器(如MAXl400／MAXl403)具有一個先天的優(yōu)勢，即不需要特別的微調(diào)或校準(zhǔn)，即使分辨率達(dá)到16位至18位。它們也不需要在模擬輸入端增加快速滾降的抗混疊濾波器，因為采樣速率要比有效帶寬高得多。
               
　　∑-△轉(zhuǎn)換器的過采樣特性還可用來“平滑”模擬輸入中的任何系統(tǒng)噪聲。然而，∑-△轉(zhuǎn)換器要以速率換取分辨率。由于產(chǎn)生一個最終采樣需要采樣很多次(至少是16倍，一般會更多)，這就要求∑-△調(diào)制器的內(nèi)部模擬電路的工作速率要比最終的數(shù)據(jù)速率快很多。數(shù)字抽取濾波器的設(shè)計也是一個挑戰(zhàn)，并要消耗很多硅片面積。在不遠(yuǎn)的將來，速度最高的高分辨率∑-△轉(zhuǎn)換器的帶寬將不可能高出幾兆赫茲很多。
           
　　總結(jié)
               
　　綜上所述，SARADC的主要優(yōu)點是低功耗、高分辨率、高精度、輸出數(shù)據(jù)不存在延遲以及小尺寸。由于這些優(yōu)勢，SARADC常常與其它更大的功能集成在一起。SAR結(jié)構(gòu)的主要局限是采樣速率較低，并且其中的各個單元，如DAC和比較器，需要達(dá)到與整體系統(tǒng)相當(dāng)?shù)木取?br />            
參考文獻(xiàn)
           
“pipelined ADCs-Recent Advances,”Application Note,2001 Maxim intergrated products.