FPGA在高速互連中的應用

　　在技術(shù)發(fā)展的進程中，某些出現(xiàn)的里程碑式技術(shù)甚至引起了發(fā)展方向的全盤改變。最初常用的并行打印機端口現(xiàn)在幾乎已經(jīng)絕跡了。系統(tǒng)結(jié)構(gòu)以8/16/32位并行總線的方式實現(xiàn)硅器件和存儲器之間的互連。傳統(tǒng)的系統(tǒng)背板會定義寬度達64位的并線總線。由于用戶對更高保真度多媒體體驗的需求不斷提升，導致數(shù)據(jù)率不斷提高，系統(tǒng)數(shù)據(jù)吞吐量的要求呈現(xiàn)幾何級數(shù)的增長。不過，增加并行總線的寬度和時鐘的頻率并不是長期可行的解決方案，因為這種方法本身已經(jīng)達到了某些技術(shù)死角，主要會碰到的問題包括PCB的空間限制、信號噪聲、信號完整性和避免信號互相干擾、布線長度、建立和保持時間(setup & hold time) 的要求以及電磁輻射(EMI) 等。

　　如今，從板上器件之間到嵌入式系統(tǒng)和外部的接口，許多開發(fā)都采用高速互連，如RapidIO、XAUI、USB和HDMI等等。

　　高速串行互連是標志并行數(shù)據(jù)總線向串行總線轉(zhuǎn)變的技術(shù)里程碑，這種技術(shù)是減少設計師面臨的信號阻塞問題的方法。這種轉(zhuǎn)變是由業(yè)界對系統(tǒng)成本和系統(tǒng)擴展能力的要求所推動的。隨著芯片技術(shù)的發(fā)展和芯片尺寸的縮小，用速率達數(shù)千兆位的高速串行互連來取代傳統(tǒng)的并行結(jié)構(gòu)變得簡單易行。

　　技術(shù)發(fā)展

　　低壓差分信號技術(shù)(LVDS) 是隱含在許多高速串行互聯(lián)標準定義后面的核心電子信號技術(shù)。當數(shù)據(jù)率高于3Gbps時，電流模式邏輯 (CML) 和低壓正射極耦合邏輯(LVPECL) 是關(guān)鍵技術(shù)。

　　功耗和數(shù)據(jù)率是取舍各種信號技術(shù)方法的關(guān)鍵因素。

　　為進一步降低信令引腳的數(shù)量和信號布線的長度，從而降低電路板的設計復雜程度，時鐘被嵌入到了數(shù)據(jù)中。在接收端，需要對時鐘數(shù)據(jù)進行恢復，這種方法已經(jīng)發(fā)展成熟并被許多串行通信系統(tǒng)所廣泛采用。

　　此外，為提高抗噪能力和共模抑制能力，LVDS信號技術(shù)大多采用交流耦合。這就需要直流平衡線路編碼方案并保持有足夠的切換用于時鐘恢復。我們采用IBM開發(fā)的8b/10b編碼方案或類似的方案，將8位字轉(zhuǎn)化成10位的符號并最終用于傳輸。8b/10b編碼還包括用于同步的特殊控制字符(被稱為“K字符”) 。

　　高速串行接口通常用于各種芯片之間的接口、背板的互連以及設備與設備的連接。以下是被廣泛采用的一些串行互連協(xié)議：

　　芯片到芯片/背板串行互連：

　　XAUI

　　Rapid I/O

　　SATA

　　PCIe

　　CPRI (控制設計和基站間的3G通信協(xié)議)

　　硬件機箱設備與設備的串行電纜接口：

　　HDMI, DVI, 顯示端口

　　USB

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　　FPGA在數(shù)千兆位開發(fā)中的應用和設計挑戰(zhàn)

　　高速串行協(xié)議開發(fā)的進展迅速，實現(xiàn)可靠設計解決方案成為設計師面對的挑戰(zhàn)，因此一種能方便進行設計變動、測試和調(diào)試的平臺能有效幫助客戶驗證設計以及盡快將產(chǎn)品投放市場。Xilinx的Virtex系列FPGA 帶有嵌入式RocketIO收發(fā)器硬內(nèi)核，從而具備了這種靈活性。這種器件在一片器件中集成了最多24個RocketIO，能實現(xiàn)內(nèi)部通道綁定的多通道方式，也可以實現(xiàn)去失真。

　　利用Rocket I/O內(nèi)核在信號強度、信號預加重/去加重和數(shù)控阻抗方面的可編程性，很容易實現(xiàn)不同的I/O標準。利用FPGA來實現(xiàn)還可以在FPGA結(jié)構(gòu)內(nèi)部很快實現(xiàn)標準協(xié)議。高速接口意味著器件內(nèi)有大量需要處理的數(shù)據(jù)，而在FPGA內(nèi)部很容易實現(xiàn)并行處理結(jié)構(gòu)。我們相信，由于FPGA的成本已經(jīng)開始下降且FPGA對于不斷發(fā)展的串行協(xié)議標準有更良好的適應性，將有越來越多應用采用FPGA而不是ASSP來進行接口標準的處理。

　　如同高速網(wǎng)絡交換和采用多處理器結(jié)構(gòu)的超級計算機一樣，在多FPGA的設計中千兆位收發(fā)器的采用是必然的。帶有RocketIO收發(fā)器的FPGA會成為連接處理器矩陣和FPGA的唯一互連選擇，以確保整個板上處理器矩陣間的數(shù)據(jù)吞吐能力。

　　當實現(xiàn)高速串行連接時，不可避免地會碰到傳輸線的影響和信號完整性問題。這些都是高速互連設計中必須小心處理的難題。

　　時鐘源&時鐘抖動

　　串行數(shù)據(jù)抖動：

　　總抖動

　　隨機抖動

　　確定性抖動

　　信號調(diào)理特性

　　電纜和PCB布線中的介質(zhì)損耗

　　預加重和去加重驅(qū)動器(頻率選擇性放大器和衰減器)

　　均衡(無源和有源均衡)

　　下面是一個通用數(shù)千兆位串行互連的實現(xiàn)框圖及相關(guān)要求。

　　調(diào)試工具

　　要提供一個完整可靠的解決方案，在設計調(diào)試方面的專業(yè)經(jīng)驗和效率都至關(guān)重要。設計人員通常需要注意板級的信號完整性，這也往往是容易出現(xiàn)問題的地方。千兆位設計需要專門的設備來捕獲板上的高速串行信號。所以在進行電路板設計時預留的一些方便信號探針附著的測試點，以確保被測試單元在考慮負載和被施加干擾時能切實捕獲信號。

　　要分析速度高達3Ghz (例如PCIe，XAUI等)的串行協(xié)議，需要采樣速度20 Gs /秒以上的6Gh或更高速的數(shù)字信號分析裝置。這種范圍的儀器通常能分析和生成眼圖(Eye-Diagram)、誤碼率“澡盆”(bathtub)曲線圖、進行抖動分析和捕獲各種躍遷瞬間。

　　我們使用FPGA這類可編程器件的好處之一(由于其可編程能力)是可以用它來產(chǎn)生測試信號并能象信號分析器一樣來捕獲和分析片上的信號。這就能斷開板級信號通路進行鏈路性能測試。Xilinx的Chipscope Pro SerialIO 工具套件中已經(jīng)包括了IBERT(內(nèi)部誤碼率測試)。這就象嵌入在FPGA中的一種高速串行數(shù)據(jù)分析數(shù)字示波器。這種非常有用的方法很方便在信號的端點進行板級信號完整性分析。

　　至于在Xilinx FPGA構(gòu)造內(nèi)實現(xiàn)的應用設計，使用ChipScope Pro Analyzer工具可以繼續(xù)進行可視化的設計模塊調(diào)試。

　　串行互連的未來

　　高速千兆位互連必然會成為今后芯片間(chip-to-chip)、電路板間(board-to-board) 或設備間(box-to-box) 通信的發(fā)展方向。收縮技術(shù)(Shrinking technology) 提高了數(shù)據(jù)處理的速度。更高的處理速度意味著大吞吐量數(shù)據(jù)設備需要讀入多得多的數(shù)據(jù)并且會有巨量處理后的輸出數(shù)據(jù)噴涌而出。同時，隨著芯片因工藝的提升而進一步縮小，在芯片中能有效地實現(xiàn)可以作為高速串行干線連接網(wǎng)關(guān)的高速串行解串器(SERDEs)和驅(qū)動器。

　　差分信號技術(shù)會繼續(xù)向驅(qū)動高達10Gbps及以上單線數(shù)據(jù)傳輸率的方向發(fā)展。芯片互連很快會取代并行接口，串行接口會成為普遍采用的芯片間接口。存儲器(DRAM或SRAM) 將通過高速串行存儲器接口來連接。

　　在電路板設計和布局時，設計人員會優(yōu)先考慮信號對的路線安排和如何確保信號的完整性，而不是并行總線的布線位置分配。PCB板布局設計工程師必須了解微波傳輸帶和帶狀線的信號完整性以及如何實現(xiàn)信號完整性的仿真。PCB板設計人員必須具備高頻或RF設計領(lǐng)域的知識和特殊技巧。

　　如同早期TTL向LVCMOS電平轉(zhuǎn)變時的情況一樣，可能會被制訂一個商定的標準，以統(tǒng)一芯片間高速串行互連的標準。這很像開發(fā)一個板上的網(wǎng)絡，在不同芯片中提供了一個即插即用的接口。這種方法的好處是可以采用更少引腳數(shù)的封裝，從而減小封裝尺寸，降低封裝成本，最終降低器件成本。

　　當所有這一切都被充分定義和開發(fā)后，F(xiàn)PGA將成為快速驗證、采納某種標準和將最新的串行互連協(xié)議生產(chǎn)化及實用化的可編程平臺。