ST公布導(dǎo)入經(jīng)認(rèn)證的設(shè)計(jì)流程,加快下一代半導(dǎo)體開發(fā)過程

　　微電子半導(dǎo)體解決方案全球領(lǐng)先廠商意法半導(dǎo)體（紐約證券交易所代碼：STM）宣布，采用經(jīng)權(quán)威機(jī)構(gòu)認(rèn)證的電子系統(tǒng)級(jí)（ESL）系統(tǒng)芯片參考設(shè)計(jì)流程。

　　在十多個(gè)采用新設(shè)計(jì)流程開發(fā)的專用集成電路（ASIC）成功定案后，顯示新設(shè)計(jì)流程較傳統(tǒng)方法提高生產(chǎn)率四到十倍，已經(jīng)在ST內(nèi)部推廣應(yīng)用，。此外，市場(chǎng)對(duì)整合數(shù)字信號(hào)和射頻/混合信號(hào)技術(shù)的完整系統(tǒng)級(jí)平臺(tái)的需求日益增長(zhǎng)，ST的解決方案還能滿足消費(fèi)電子市場(chǎng)領(lǐng)先廠商的設(shè)計(jì)需求。ST的很多尖端產(chǎn)品都已利用這個(gè)參考設(shè)計(jì)流程開發(fā)，如200萬像素YUV CMOS 圖像傳感器和高集成度的手機(jī)圖像處理硬件加速器。

　　針對(duì)下一代消費(fèi)電子設(shè)備的復(fù)雜設(shè)計(jì)，以復(fù)雜數(shù)字CMOS設(shè)計(jì)為目標(biāo)應(yīng)用，ST完整的ESL參考設(shè)計(jì)流程整合了高層合成技術(shù)、時(shí)序等效驗(yàn)證、功率分析和用于查找代碼錯(cuò)誤的lint查錯(cuò)工具，為客戶提供了從ANSI C++到RTL的完整設(shè)計(jì)方法，包括認(rèn)證的RTL到GDS2設(shè)計(jì)流程。因此，采用ST的ESL參考設(shè)計(jì)流程后，硬件設(shè)計(jì)人員能夠更快地設(shè)計(jì)和驗(yàn)證芯片，而且芯片品質(zhì)更加可靠。

　　這個(gè)先進(jìn)的設(shè)計(jì)流程是ST與每個(gè)ESL核心技術(shù)方面最好的EDA提供商密切合作超過三年的結(jié)晶。ST設(shè)計(jì)流程被整合在下列工具中：Atrenta的工業(yè)標(biāo)準(zhǔn)的RTL lint查錯(cuò)和功率分析工具SpyGlass®；Mentor Graphics® Catapult® C合成工具；Calypto Design Systems的SLEC 等效驗(yàn)證工具，提供從純ANSI C++ 到RTL的高效合成和對(duì)最終實(shí)現(xiàn)的RTL的功能性的形式驗(yàn)證。這個(gè)先進(jìn)的設(shè)計(jì)流程是一個(gè)完整的解決方案，包括：RTL lint簽核、功率估算和分析、C到C形式等效驗(yàn)證、C到RTL形式等效驗(yàn)證、SystemC 模型生成、C到RTL高層合成，能夠最大限度地降低風(fēng)險(xiǎn)，縮短設(shè)計(jì)周期，將實(shí)際生產(chǎn)率提高四到十倍。

　　此外，ST還將設(shè)計(jì)驗(yàn)證流程成功地應(yīng)用到射頻/混合信號(hào)集成電路設(shè)計(jì)中，以加快多頻段、多形式無線產(chǎn)品用復(fù)雜混合信號(hào)芯片組的開發(fā)速度。射頻/混合信號(hào)芯片設(shè)計(jì)流程是以安捷倫的高級(jí)設(shè)計(jì)系統(tǒng)（ADS）軟件和Mentor Graphics的Catapult C合成技術(shù)為基礎(chǔ)。

　　安捷倫的ADS平臺(tái)整合了經(jīng)過優(yōu)化的用于描述芯片數(shù)字單元的ANSI-C代碼，能夠按照現(xiàn)行的無線標(biāo)準(zhǔn)驗(yàn)證射頻/混合信號(hào)的設(shè)計(jì)性能。驗(yàn)證完成后，優(yōu)化的ANSI-C立即輸入到Mentor的Catapult C編譯器內(nèi)，生成集成電路高速硬件描述語(yǔ)言 （VHDL），把邏輯門層合成一個(gè)專用集成電路。

　　“ST的解決方案是業(yè)內(nèi)最先進(jìn)的系統(tǒng)級(jí)設(shè)計(jì)流程之一，能夠處理當(dāng)今系統(tǒng)級(jí)芯片設(shè)計(jì)日益提高的復(fù)雜性，”意法半導(dǎo)體副總裁兼中央CAD與設(shè)計(jì)解決方案總經(jīng)理Philippe Magarshack表示，“通過綜合利用安捷倫、Atrenta、Calypto、Mentor等廠商最好的設(shè)計(jì)驗(yàn)證工具和ST自有的設(shè)計(jì)技術(shù)，我們的系統(tǒng)級(jí)設(shè)計(jì)流程能夠以更快的速度打造品質(zhì)更高的芯片，提高生產(chǎn)率，使我們的客戶成為ST先進(jìn)芯片技術(shù)的最大收益者。”

　　更多CAD工具詳情請(qǐng)?jiān)L問：
安捷倫高級(jí)設(shè)計(jì)系統(tǒng)- http://www.agilent.com/find/eesof-ads
Atrenta的SpyGlass - http://www.atrenta.com/solutions/products/spyglass_power.htm
Calypto的SLEC等校驗(yàn)證工具 - http://www.calypto.com/slecsystemhls.php
Mentor的Catapult C - http://www.mentor.com/products/esl/high_level_synthesis/index.cfm