VHDL設(shè)計中電路簡化問題的探討

　　近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率。在這樣的技術(shù)背景下，能大大降低設(shè)計難度的VHDL設(shè)計方法正越來越廣泛地被采用。但是VHDL設(shè)計是行為級的設(shè)計?熕?帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。設(shè)計者主要是根據(jù)VHDL的語法規(guī)則，行為進(jìn)行描述，綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時延的仿真。實際設(shè)計過程中，由于每個工程師對語言規(guī)則、對電路行為的理解程度不同，每個人的編程風(fēng)格不同，往往同樣的系統(tǒng)功能，描述的方式是不一樣的，綜合出來的電路結(jié)構(gòu)更是大相徑庭。因此，即使最后綜合出的電路都能實現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時延特性都會有很大的差別，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。從這個問題出發(fā)，我們就很有必要深入討論在VHDL設(shè)計中如何簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題。

　　１描述方法對電路結(jié)構(gòu)的影響

　　用VHDL進(jìn)行設(shè)計，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計要求實現(xiàn)的功能的難度外，還受設(shè)計工程師對電路的描述方法和對設(shè)計的規(guī)劃水平的影響。最常見的使電路復(fù)雜化的原因之一是設(shè)計中存在許多本不必要的類似LATCH的結(jié)構(gòu)。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時序配合的原因而導(dǎo)致不可預(yù)料的結(jié)果。例如對于同一譯碼電路有不同VHDL描述：

　　１：IFINDEX＝″00000″THEN

　　STEPSIZE＜＝″0000111″;??

　　WLSIFINDEX＝″00001″THEN

　　STEPSIZE＜＝″0001000″;??

　　LSIFINDEX＝″00010″THEN

　　STEPSIZE＜＝″0001001″;??

　　……

　　ELSE

　　STEPSIZE＜＝″0000000″;??

　　ENDIF；

　?。玻篠TEPSIZE＜＝″0000111″WHENINDEX＝″00000″ELSE

　　″0001000″WHENINDEX＝″00001″ELSE

　　″0001001″WHENINDEX＝″00010″ELSE

　　……

　　″0000000″;??

　　以上兩段程序描述了同一個譯碼電路。第二段程序由于WHEN......ELSE的語句不能生成鎖存器的結(jié)構(gòu)且ELSE后一定要有結(jié)果，所以不會有問題，而第一個程序如果不加ELSESTEPSIZE〈＝“0000000”這句，則會生成一個含有７位寄存器的結(jié)構(gòu)，雖然都能實現(xiàn)相同的譯碼功能。但是電路復(fù)雜度會大增。而由于每個工程師的寫作習(xí)慣不同，有的喜歡用IF....ELSE的語句，有的喜歡用WHEN....ELSE的方式，而用IF....ELSE時，如稍不注意，在描述不需要寄存器的電路時沒加ELSE，則會引起電路不必要的開銷。所以在VHDL設(shè)計中要慎用IF....ELSE這類能描述自身值代入的語句。

　　２設(shè)計規(guī)劃的優(yōu)劣直接影響電路結(jié)構(gòu)

　　另一主要引起電路復(fù)雜化的原因是對設(shè)計規(guī)劃的不合理。雖然VHDL語言能從行為描述生成電路，但一個完整的設(shè)計一般來說都不可能由直接描述設(shè)計的目標(biāo)功能來實現(xiàn)的。總要把設(shè)計分成若干部分，每一部分再分別描述其行為。這就涉及到如何劃分功能模塊的問題，要求對設(shè)計了解的較深入，才能使劃分更有效，才能降低電路的復(fù)雜程度。例如我們設(shè)計一個時鐘源為1kHz，每32秒發(fā)出一組信號（共八組）的簡單的控制器來說。下面有兩種實現(xiàn)方法：

　?。ǎ保┯?5位的記數(shù)器實現(xiàn)把輸入1kHz的時鐘分頻為1／32Hz，然后用這個作為時鐘驅(qū)動一個3位的記數(shù)器，這個記數(shù)器的八個狀態(tài)分別通過一個3－8譯碼器發(fā)出所要求的信號。

　　18位的記數(shù)器把輸入的1kHz時鐘進(jìn)行分頻，再利用記數(shù)器的八個相距32秒的狀態(tài)來推動一個12－8譯碼器來實現(xiàn)。

　　對于如此的設(shè)計要求，VHDL程序分別如下所示：

　　１．第一種設(shè)計方法的VHDL源程序

　　process(clk,cclk,count2)??

　　begin

　　if??(clk＝＇1＇andclk＇event)then

　　count2＜＝count2＋1;??

　　if(count２＝″000000000000000″)then

　　cclk＜＝＇1＇;??

　　else

　　cclk＜＝＇0＇;??

　　endif;??

　　endif;??

　　endprocess;??

　　process(cclk,count３,ctemp)??

　　begin

　　if(cclk＝＇1＇andcclk＇event)then

　　count3＜＝count3＋1;??

　　if(count3＝″000″)the n