利用AMSVF進(jìn)行混合信號(hào)SoC的全芯片驗(yàn)證

　　自動(dòng)總線(xiàn)連接

　　在HDL語(yǔ)言中，總線(xiàn)信號(hào)的使用非常普遍且不可或缺。但SPICE中并沒(méi)有類(lèi)似的概念或定義，連接到SPICE支電路的Verilog總線(xiàn)必須被分解到每一個(gè)單獨(dú)的端口，而且必須按順序連接。例如：

　　module verilog;

　　wire [0:5] v;

　　analog_top xana_top ( v[0], v[1], v[2], v[3], v[4], v[5] );

　　endmodule

　　.subckt analog_top p<0> p<1> p<2> p<3> p<4> p<5>

　　...

　　.ends

　　為了準(zhǔn)確地連接Verilog實(shí)例和SPICE subckt，總線(xiàn)信號(hào)v[0:5]必須被分離。通常，分離的過(guò)程需要極為耗時(shí)的手動(dòng)編輯，尤其對(duì)于規(guī)模較大的總線(xiàn)更是如此。而在AMSVF中，通過(guò)自動(dòng)總線(xiàn)連接功能，用戶(hù)可以輕松地將實(shí)例寫(xiě)為：

analog_top xana_top ( v );

　　用戶(hù)可以在SPICE網(wǎng)表中設(shè)置總線(xiàn)界定符，告知AMSVF哪個(gè)符號(hào)用于總線(xiàn)信號(hào)。這里符號(hào)<> 和[ ]為默認(rèn)界定符，甚至也可以支持空總線(xiàn)界定符。

　　AICM與BDR

　　AMS Designer嚴(yán)格遵從Verilog AMS的規(guī)范確定(Discipline Resolution)過(guò)程，它讓用戶(hù)可以依靠工具確認(rèn)信號(hào)間的連通性，并能實(shí)現(xiàn)連接模塊的自動(dòng)插入。

　　AICM(自動(dòng)插入連接模塊)算法判定通過(guò)未聲明端口相連的線(xiàn)網(wǎng)規(guī)范，然后在模擬和數(shù)字域邊界上插入連接模塊。除了電氣到邏輯(E2L)以及邏輯到電氣(L2E)這兩個(gè)普通的連接模塊外，AICM還支持雙向的連接模塊，這對(duì)于不想明確指定線(xiàn)網(wǎng)端口方向的用戶(hù)來(lái)說(shuō)是非常方便的。

　　在驗(yàn)證大規(guī)模設(shè)計(jì)時(shí)，尤其是在ncelab階段，新的BDR(鎖定規(guī)范確定)功能能夠讓設(shè)計(jì)師應(yīng)用他們的設(shè)計(jì)知識(shí)去控制并縮小規(guī)范確定的解析范圍以提升性能。此外，如果通過(guò)AMSVF驗(yàn)證的設(shè)計(jì)在數(shù)字和模擬之間有清晰的界限，或其所有線(xiàn)網(wǎng)都已被明確地聲明，那么，利用“-disres none”選項(xiàng)甚至可以跳過(guò)規(guī)范確定過(guò)程，顯著縮短運(yùn)行時(shí)間。因此，這種新功能可以大幅提高AMSVF在ncelab階段的性能和效率。

　　此外，BDR對(duì)于多電源設(shè)計(jì)來(lái)說(shuō)是非常實(shí)用的。例如，對(duì)于同時(shí)使用5V、3.3V和1.8V供應(yīng)電源的電路來(lái)說(shuō)，當(dāng)數(shù)字模塊用不同的供應(yīng)電源連接模擬模塊時(shí)，數(shù)字信號(hào)將會(huì)有不同的數(shù)字規(guī)范，如logic5V、logic33V 和logic18V，而對(duì)于單電源設(shè)計(jì)來(lái)說(shuō)，僅用缺省的logic這一個(gè)數(shù)字規(guī)范即可。因此通過(guò)這種功能，用戶(hù)可以為設(shè)計(jì)中的數(shù)字模塊設(shè)定不同的數(shù)字規(guī)范，以便模擬器更加準(zhǔn)確地插入連接模塊。

　　Stub View

　　Stub View提供了從模擬中移除原理圖或Verilog AMS模塊的途徑。通過(guò)移除不影響模擬結(jié)果或是沒(méi)有使用到的模塊，可以幫助用戶(hù)加快模擬速度。另外，該功能可以用于確認(rèn)哪個(gè)模塊是造成模擬速度降低的主要原因。

　　比如，電路中包含有不同激勵(lì)源的3個(gè)通道，每個(gè)通道彼此獨(dú)立，利用Stub View功能移除其中的一或兩個(gè)通道，就可以大幅加快模擬速度。

　　UPS求解器

　　一般來(lái)說(shuō)，電源/地線(xiàn)網(wǎng)絡(luò)中存在大量的寄生RC，在版圖后仿真時(shí)，這些寄生RC將會(huì)大大降低性能，并侵占大量?jī)?nèi)存。對(duì)于這類(lèi)模擬，AMSVF中的UPS求解器可被用于加速模擬速度，同時(shí)保持精確性。模擬器首先偵測(cè)電源網(wǎng)絡(luò)，然后將整個(gè)設(shè)計(jì)分離為電源網(wǎng)絡(luò)和信號(hào)網(wǎng)絡(luò)兩部分。電源網(wǎng)絡(luò)部分由UPS求解器處理，而信號(hào)網(wǎng)絡(luò)部分則由Ultrasim求解器處理。電源網(wǎng)絡(luò)模擬的示意圖如圖2所示。

圖2 電力網(wǎng)絡(luò)模擬法示意圖

　　使用傳統(tǒng)的瞬態(tài)模擬和UPS求解器分別進(jìn)行電壓降分析的性能對(duì)比如表1所示。

　　VR技術(shù)

　　由于芯片內(nèi)電源電壓不斷降低，并開(kāi)始采用多電源電壓，因此，越來(lái)越多的混合信號(hào)/RF或數(shù)字電路均使用片上穩(wěn)壓器來(lái)產(chǎn)生內(nèi)部供電電壓。Ultrasim求解器通過(guò)有效的分區(qū)技術(shù)實(shí)現(xiàn)模擬加速，但這只能應(yīng)用在電路由理想電源電壓驅(qū)動(dòng)的情況下。使用傳統(tǒng)的分區(qū)技術(shù)，所有連接到內(nèi)部穩(wěn)壓源的模塊都必須包含在單個(gè)分區(qū)內(nèi)，嚴(yán)重影響了模擬速度。

　　VR(穩(wěn)壓)技術(shù)能夠克服這種限制， 讓用戶(hù)能夠方便地對(duì)由內(nèi)部穩(wěn)壓器供電的電路模塊進(jìn)行模擬仿真。

　　快速包絡(luò)分析

　　總的來(lái)說(shuō)，當(dāng)被調(diào)制電路采用傳統(tǒng)的瞬態(tài)分析時(shí)，需要非常小的時(shí)間步長(zhǎng)以適應(yīng)高頻載波信號(hào)，并且需要長(zhǎng)時(shí)間的持續(xù)周期覆蓋低頻基帶信號(hào)，這將使得模擬變得非常緩慢和困難?？焖侔j(luò)分析主要用于解決這個(gè)難題，這些電路類(lèi)型通常出現(xiàn)在發(fā)射器、接收器等RF電路中。