低功耗、DFM及高速接口是65/40納米設計重點

     近兩年，國際上大的半導體公司都推出了65納米產(chǎn)品，并開始了45納米/40納米產(chǎn)品的研發(fā)，而國內(nèi)也已經(jīng)有五六家企業(yè)開始了65納米的設計。但總體來說，65納米/40納米設計目前仍然還是一個新生事物，企業(yè)要解決一系列的技術難題。為此，我們邀請FPGA企業(yè)、EDA企業(yè)、IP企業(yè)、芯片制造企業(yè)共同探討新工藝技術的研發(fā)關鍵點。

     主持人 趙艷秋

     Altera技術經(jīng)理相奇博士：40納米技術應對高靜態(tài)功耗和高速I/O挑戰(zhàn)

     FPGA（現(xiàn)場可編程門陣列）是遵循摩爾定律發(fā)展的半導體產(chǎn)品之一，這些年FPGA從65納米也推進到40納米技術節(jié)點，而每一個深亞微米技術節(jié)點的新工藝開發(fā)需要10億美元。近幾年，F(xiàn)PGA的發(fā)展趨勢包括高密度/高性能以及高速I/O（輸入/輸出接口）。伴隨著FPGA特征尺寸的縮小，在40納米/65納米設計上遇到了與130納米以前不一樣的困難，其中主要包括功率管理和高速接口。

    在功耗方面，隨著產(chǎn)品邏輯密度和速率的增加，它們的靜態(tài)功耗和動態(tài)功耗都在增加。尤其是靜態(tài)功耗，在65納米/40納米的產(chǎn)品中，由于漏電流增加，它占到總體功耗的1/3，因此，我們對靜態(tài)功率的管理變得越來越困難。而在高速I/O方面，通信市場，特別是無線通信市場對高速的需求越來越多，2008年對速度的要求達到10Gbpos以上。此外，在深亞微米產(chǎn)品的工藝設計上，我們還要同時考慮性能、成本、尺寸等綜合因素。

    在40納米產(chǎn)品的設計中，我們要采取一些特殊的方法來應對上述兩個主要挑戰(zhàn)。

    在功率管理方面，F(xiàn)PGA在130納米之前的各節(jié)點，每次升級都不需要考慮功耗問題，設計要以獲得晶體管升級帶來的全部性能為主。但在90納米之后，這種節(jié)點的升級變成受到功耗限制的升級。FPGA的功耗目標是：低功耗的 FPGA在0.25W和3W之間，高速FPGA在2W到20W之間。每次升級邏輯單元密度要增加2倍，而功耗保持不變。在這種情況下，解決靜態(tài)功耗快速攀升的辦法主要包括：一是對電路采取不同厚度的氧化層、不同的閾值電壓并增加邏輯門長度；二是“用性能來換功耗”。通過基礎架構(gòu)的優(yōu)化來獲得更高的性能，然后通過降低性能來換取較低的功耗。在動態(tài)功耗方面，通過采用低介電系數(shù)材料來降低電容，從而降低動態(tài)功耗。

    此外，Altera還開發(fā)出可編程功率管理技術。傳統(tǒng)上，所有高性能FPGA都采用高性能架構(gòu)，每一個邏輯單元都達到最大性能，因此有較大的漏電流。因為不需要將所有邏輯單元都置于高性能狀態(tài)，只有少量關鍵通路需要性能最好的邏輯以達到時序要求，可編程功耗技術使FPGA的邏輯架構(gòu)能夠根據(jù)某些邏輯通路的要求，在邏輯陣列模塊層面上進行編程，少量的關鍵時序電路采用高速設置，其他的則采用低功耗設置。通過可編程功耗技術，F(xiàn)PGA的靜態(tài)功耗降低了45%。

    在高速I/O的模擬/射頻挑戰(zhàn)方面，基于數(shù)字工藝的模擬產(chǎn)品遇到了一系列挑戰(zhàn)，包括晶體管氧化層厚度很薄，短溝道效應引起模擬電路的增益降低，數(shù)字電路采用的應力技術引起模擬電路特性的不一致。但由于電路提供了多種器件、不同的氧化層、不同的閾值、不同電壓可供優(yōu)化，而且，采用特殊工藝可以滿足模擬電路關鍵晶體管的性能要求。這些辦法使40納米產(chǎn)品實現(xiàn)了速率高達10Gbps的收發(fā)器產(chǎn)品。

    采用這些技術，Altera公司40納米器件正在如期開發(fā)中，今年年底將推出的StratixIV，最多可支持48個收發(fā)器，頻率最高達到8.5Gbps。

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     技術進步是行業(yè)變革的基礎。技術進步帶動了產(chǎn)品的微型化，芯片成本降低，與此同時產(chǎn)品的復雜程度也提高了。而，尤其是移動/便攜產(chǎn)品是芯片公司將他們的設計從130納米/90納米轉(zhuǎn)向65納米的驅(qū)動力。以手機為例，現(xiàn)在一部手機需要支持多種無線標準，3.5代移動、藍牙、無線局域網(wǎng)、導航、調(diào)頻、多媒體廣播等，這帶動了芯片設計對65納米的需求。

    65納米工藝將提高產(chǎn)品的性能、降低產(chǎn)品的功耗和尺寸(也就降低了成本)，從而在同樣的空間內(nèi)填入更多的晶體管。但設計復雜度也在增加：一是基礎架構(gòu)的復雜程度不斷增加。二是物理層的性能尺寸達到原子級。晶體管的厚度只有幾個原子的大小，線寬比光波波長還要小，微小的雜質(zhì)會產(chǎn)生毀滅性的影響。三是在系統(tǒng)層方面，更多的接口與“視圖”需要在EDA(設計自動化工具)環(huán)境下操作。四是在實用層，驗證每個元素所需要的計算能力顯著增高。五是結(jié)構(gòu)庫不僅僅需要正常工作，還需要滿足生產(chǎn)上的挑戰(zhàn)。六是“好”庫的開發(fā)有新方向，對生產(chǎn)成本產(chǎn)生主要影響。

    65納米的挑戰(zhàn)包括靜態(tài)功耗、可制造性設計DFM以及器件變異。

    設計65納米芯片的成本遠高于130納米。無晶圓廠芯片設計廠商(Fabless)在通過65納米供應商選擇一個物理IP（半導體知識產(chǎn)權）的時候也需要考慮以下問題：先進工藝技術的挑戰(zhàn)，包括晶體管滲漏、DFM（可制造性設計）以及器件變異。需要多重物理IP平臺，包括基于面積/功耗優(yōu)化庫、為高端性能定制優(yōu)化庫以及為CPU定制的優(yōu)化庫。

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     技術節(jié)點的發(fā)展方向離不開市場的導向。隨著移動設備的市場需求快速增長，從90納米以后，特別是65納米和45納米，每一個新的技術節(jié)點發(fā)展都以低功耗產(chǎn)品為優(yōu)先方向。而對于Intel這樣以CPU技術和產(chǎn)品為主導的公司，針對高性能器件的研發(fā)總是優(yōu)先的。

    技術發(fā)展的主要目標不外乎是在性能、成本和功耗三者之間尋找發(fā)展方向。130納米以前，每一代新技術都能在性能上帶來不少好處。但是從90納米技術以后，這種改善變小了。除非革命性的器件結(jié)構(gòu)被成功采用(例如高K材料的應用)，否則器件性能上的改善程度并不明顯，而更多地體現(xiàn)在集成度的提高和成本價格的降低。例如，65納米技術比90納米的性能僅僅有5%～10%的提升，而從65納米到45納米的技術推進，主要的好處體現(xiàn)在芯片的集成度有明顯提高(從而使得同樣面積上的功能更加豐富)以及成本與價格的降低。

    隨著器件特征尺寸的不斷縮小，研發(fā)成本呈指數(shù)上升。尤其在成套的產(chǎn)品工藝方面更是如此。譬如，進入65納米以后，英特爾在每一技術代的成套工藝研發(fā)成本都在20億美元-30億美元，而且需要大量高級人才的投入。作為后來者，中芯國際要趕上世界集成電路的發(fā)展步伐，面臨的挑戰(zhàn)除了來自資金和人才，還有世界集成電路行業(yè)龍頭企業(yè)的知識產(chǎn)權布局。為了應付這些出于商業(yè)利益的知識產(chǎn)權訴訟，國內(nèi)的企業(yè)必須加強在工藝研發(fā)上的投入。然而，這種資金投入量之大，遠遠超過了國內(nèi)新生的集成電路制造企業(yè)的承受能力。國家對于這種先進工藝技術的研發(fā)支持力度需要加大。雖然國家在這方面的投入在“十一五”重大專項中有不少提高，但是在工藝方面的支持比例還需要更大的提高，才能使國內(nèi)的集成電路制造企業(yè)從根本上擺脫工藝上受制于人的困境。

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     目前，、計算機和產(chǎn)品仍然是市場增長的主要推動力。人們對多用途、高性能、小型化、低功耗以及廉價產(chǎn)品的追求迫使芯片設計者轉(zhuǎn)向更新的技術節(jié)點65納米和45納米。

    65納米IC設計規(guī)模極為龐大，復雜度高，大多采用層次化物理設計和低功耗設計流程，這使65納米節(jié)點IC設計成本和設計團隊規(guī)模隨之增加。在典型情況下，設計成本是隨著設計類型的不同而改變的。65納米工藝節(jié)點管理成本是隨著計劃團隊規(guī)模越來越大而呈現(xiàn)增長之勢。與90納米的12%到15%相比，65納米的計劃管理成本占總設計成本的比例大幅上升到20%至25%。造成65納米設計成本高昂的另一個原因是該設計節(jié)點尚處于非常初級的階段，投片費、設計成本以及設計工具費用都相對較高。與此同時，設計的周期不但沒有增加，反而還在迅速縮短。

    在65納米設計中，實現(xiàn)可靠的電源網(wǎng)絡和最小的功耗已經(jīng)成為設計團隊面臨的另一個挑戰(zhàn)。實現(xiàn)最優(yōu)化的低功耗設計需要在設計流程的不同階段進行權衡，諸如針對時序?qū)β?、面積對功率等因素進行折中，工程師要準確高效地完成這些技術因素之間的權衡。為了能夠?qū)崿F(xiàn)這一目的，設計師需要授權使用正確的低功耗分析和最優(yōu)化引擎，這些功能要求集成在整個設計流程中。此外，在65納米芯片設計中，約有50%的設計工作是混合信號設計。傳統(tǒng)的模擬設計流程與數(shù)字工作處于完全隔離的狀態(tài)，如何把模擬和數(shù)字信號設計緊密整合為一體，減少模擬和模塊整合的迭代次數(shù)，也是縮短設計開發(fā)周期的一個重要因素。

    Magma提供完整的針對65納米/45納米的信號設計以及混合信號設計解決方案。我們提供自動芯片創(chuàng)建系統(tǒng)Talus，而TalusPower和QuartzRail內(nèi)嵌在Talus的完整流程中并提供完整的功耗分析和優(yōu)化方案，Titan提供全芯片級混合信號設計、分析以及驗證。我們的工具能夠在納米設計時代為用戶帶來更為便捷、高效的幫助。