低功耗高增益CMOS LNA的設計

0 引言

　　快速增長的無線通信市場使得無線通信技術(shù)向著低成本、低功耗、高集成度的方向發(fā)展，同時CMOS技術(shù)已經(jīng)發(fā)展到深亞微米水平，這使CMOS器件的高頻特性得以進一步改善，目前已能與SiGe器件和GaAs器件相媲美。此外，CMOS器件功耗極低且集成度高，因而深亞微米CMOS技術(shù)在無線通信系統(tǒng)中具有應用潛力。低噪聲放大器(LNA)是無線通信系統(tǒng)射頻接收機前端的關(guān)鍵模塊，在接收并放大信號的過程中起著關(guān)鍵性的作用，其增益、噪聲、線性度等都將直接影響著整個接收機的性能。典型的接收機的接收信號強度在-120～-20 dBm間。因此，所設計的LNA應具備的性能是：在低功耗的前提下能提供足夠大的增益，以克服后繼級(如混頻器)的噪聲干擾；優(yōu)良的噪聲性能以減小對系統(tǒng)動態(tài)范圍的影響；較高的反向隔離度，防止信號的泄漏并增強系統(tǒng)的穩(wěn)定性；良好的線性度，足以抑制干擾和防止靈敏度下降；良好的輸入匹配以利于信號的有效傳輸。由于這些性能指標之問常會有矛盾，彼此不能兼顧，所以設計過程中宜采用折衷方案，兼顧各項性能指標的均衡設置。

　　常見的CMOS LNA有差分輸入、共柵、共源-共柵等3種結(jié)構(gòu)。根據(jù)文獻[2]對這3種結(jié)構(gòu)LNA的優(yōu)缺點分析，本次設計的LNA采用經(jīng)典的共源-共柵級間匹配結(jié)構(gòu)，設計的重點是提高增益和降低功耗，且實現(xiàn)片上全集成，同時還要保持良好的噪聲性能和線性度等性能指標。為此，文中采用TSMC 0.18μm CMOS RF工藝，設計了一款工作在中心頻率2.4 GHz下的低功耗、高增益、全集成CMOS LNA。

1 CMOS LNA的電路設計

1.1 輸入阻抗匹配及噪聲分析

　　基于CMOS工藝的LNA設計一般采用經(jīng)典的共源-共柵級聯(lián)結(jié)構(gòu)，如圖1所示。這種結(jié)構(gòu)有利于減小Miller效應，并增加反向隔離度。該結(jié)構(gòu)由兩個MOS器件VT1和VT2組成，其中VT1作為主放大器件為電路提供足夠大的增益，共柵接法的VT2用來減小VT1的柵-漏極寄生電容引起的Miller效應。

 
　　不考慮溝道電導對于輸入匹配的影響時，利用源極電感Ls和柵極電感Lg可以實現(xiàn)輸入阻抗匹配。LNA的輸入阻抗為
 

　　式中：gm為VT1的跨導；ω為中心角頻率；Cgs為VT1的柵-源極電容。設輸入信號角頻率為ω0，調(diào)諧輸入回路使之在工作頻率f0處發(fā)生串聯(lián)諧振，則有諧振角頻率計算式為
 
諧振時Zi為 
 
　　由于信號源內(nèi)阻Rs為純電阻，所以通過調(diào)整Ls之值就可使輸入阻抗匹配至50 Ω。

　　該共源-共柵電路結(jié)構(gòu)利用輸入阻抗Zi實現(xiàn)與信號源的阻抗匹配，無須外接電阻，從而保證輸入端匹配條件下不引入額外的噪聲干擾。文獻[4]中給出源極電感負反饋的噪聲模型和計算噪聲的公式

　　式中：RL、Rg分別代表柵極電感Lg的寄生電阻和VT1的柵極電阻；ωT為截止頻率；γ是與工藝有關(guān)的一個噪聲參數(shù)。工藝參數(shù)γ、α和反饋電感Ls的品質(zhì)因數(shù)QL的表達式分別為

　　式中：c為柵-漏極噪聲的相關(guān)系數(shù)；δ是另一個與工藝相關(guān)的噪聲參數(shù)，且δ=2γ；gd0為VT1零偏置時的跨導。工程中用dB為單位來表示噪聲的大小，即噪聲系數(shù)為 
 
分析式(4)可知，QL存在一個最佳值，使LNA的噪聲為最小

 
1.2 LNA的電路結(jié)構(gòu)設計

　　本次設計的LNA電路的拓撲結(jié)構(gòu)見圖2。NMOS器件VT1的源極接反饋電感Ls形成源極去耦電路，VT1的柵極接電感Lg，所有電感均采用片上螺旋電感。為了減小輸入與輸出之間的相互耦合作用，共柵接法的VT2提供了良好的隔離作用，并抑制VT1的Miller效應，但由于VT1的輸出阻抗與VT2的輸入阻抗均為容性，因此在兩級之間增加一個電感La匹配以提高增益。電容C1用于將射頻信號與直流信號隔開；選擇適當?shù)碾娙軨1，使其容抗對于信號頻率可忽略不計，C1的電容量設為Cgs的6倍；通過調(diào)整電感、電容參數(shù)值可以改變輸入電路的諧振頻率。

 
　　該LNA的偏置電路由NMOS器件VT3、基準電流源Iref及電阻Rb組成。VT3與VT1構(gòu)成一個電流鏡，VT3的溝道寬度W3做得較小，兩者之間的關(guān)系為：VT1溝道寬度W1=20 W3以減小噪聲，并使偏置電路的附加功耗減為最小。Rb用來減少VT3的柵-源極電容效應，其阻值選取為3 kΩ。 

　　在設計過程中首先計算出VT1的最佳溝道寬度，以獲得良好的噪聲性能。由于VT2對噪聲的影響可以忽略不計，所以只需優(yōu)化VT1的溝道寬度就可以得到較好的噪聲性能。由于
 

　　將式(10)代人式(4)中可得到VT1的溝道最佳寬度W1的計算式

　　式中：COX、L分別是VT1的單位面積柵氧化層電容、VT1的溝道有效長度。

　　然后計算電路的電流值，以估算出電路的功耗Pd。由于低功耗設計要求電路的電流值小于2 mA，而電路中的工作電流IVDD與Pd的關(guān)系式為
 

　　所以由電源電壓VDD=1.8 V計算得：IDM1=IDM2=20IDM3=IVDD／1.05，其中IDM1、IDM2和IDM3分別是MOS器件VT1、VT2和VT3的漏極電流。

　　最后用與輸入相關(guān)的三階交調(diào)(TI)來度量LNA的線性度。當MOS器件VT1和VT2被偏置于飽和區(qū)時，輸入TI點(third-order intercept point)IIP3與(UCS-UTH)成正比，即MOS器件的線性度隨著驅(qū)動電壓的增加而提高，式中UGS、UTH分別為VT2的柵-源極直流電壓和閾值電壓。根據(jù)文獻[6]中提出的一種快速估計IIP3的方法，可計算出所設計電路的IIP3值。

　　該LNA輸出端電容CL用于隔離直流；負載電感Ld與寄生電容Cd發(fā)生諧振，所以提高了輸出阻抗和LNA的增益。經(jīng)過推導，該LNA的電壓增益Au的計算式為

2 仿真及流片測試結(jié)果

　　運用TSMC 0.18μm CMOS工藝，采用HSPICE仿真軟件對圖2所設計LNA進行了性能仿真，MOS器件寬長比參數(shù)及電感取值如表1所示。表1中(W／L)1、 (W／L)2、 (W／L)3分別為VT1、VT2、VT3的寬長比。圖3是所設計LNA的性能仿真曲線，其中圖3(a)為噪聲指數(shù)仿真曲線，由于輸入阻抗匹配(50 Ω)為硬指標，而此時噪聲匹配不為最佳匹配，即得到的噪聲指數(shù)要比最小值略大，但所設計的LNA在中心頻率2.4 GHz處可達到較好的噪聲匹配；圖3(b)為功率增益的仿真曲線，雖然降低功耗在一定程度上影響提高增益，但工藝上的改進和級問電感的匹配使設計的LNA在中心頻率f0處的功率增益為16.8 dB，仍能很好地克服后繼電路的噪聲影響，同時也達到了設計目的。圖3(c)和(d)分別為反向隔離度與線性度的仿真曲線，反向隔離度與輸入反射系數(shù)分別小于-62和-14.3，可見實現(xiàn)了功率正向傳輸和良好的輸入匹配。

　　所設計的版圖如圖4所示。由于此版圖采用TSMC 0.18μm CMOS工藝中的RF模型，共有3層金屬，所以電容為金屬-金屬極板結(jié)構(gòu)，它由第3層和第2層金屬構(gòu)成，其面積由第3層金屬之面積決定；而電感呈現(xiàn)8邊形結(jié)構(gòu)，采用頂層(第3層)金屬形成，且做在隔離環(huán)中，此隔離環(huán)接地，用以減小寄生效應。因設計中所有的電感均為片上集成電感，面積較大，故將電感放置于4個角落，使其有一定的尺寸間距從而避免干擾。芯片的面積約為0.7 mm×0.8 mm。

　　表2列出了所設計的LNA電路的仿真和測試數(shù)據(jù)，由此驗證了所設計電路的性能，它滿足了當電源電壓為1.8 V時低功耗和高增益的要求，因此說明了利用0.18μm CMOS工藝可以實現(xiàn)頻率為2.4 GHz射頻小信號的放大功能。
 

3 結(jié)論

　　通過理論分析以及HSPICE仿真和流片測試，在綜合考慮各項性能指標的前提下設計出符合要求的2.4 GHz的低功耗高增益CMOS LNA，其中所有電感都采用Q值較低的片上螺旋電感。為獲得較大的增益且抑制Miller效應，放大電路部分仍采用經(jīng)典的共源一共柵級問匹配結(jié)構(gòu)；在盡量減少引入噪聲源方面實現(xiàn)了片上50 Ω的輸入阻抗匹配；并實現(xiàn)了片上全集成。HSPICE仿真及流片測試結(jié)果表明，設計的LNA有較高的功率增益、較大的反向隔離度和較低的功耗，滿足了低功耗高增益的設計要求。隨著最小線寬減至納米量級及電感制作工藝的改進，0.18μm CMOS工藝可全部利用片上電感設計成單片全集成結(jié)構(gòu)的LNA，因而電路結(jié)構(gòu)簡單，符合RF IC芯片的微型要求，所以論文的測試結(jié)果對于高增益、低功耗、全集成RF放大電路的設計，特別是對通信系統(tǒng)用數(shù)一模混合大規(guī)模集成電路的芯片設計具有指導意義。