DDR2 SDRAM介紹及其基于MPC8548 CPU的硬件設(shè)計(jì)(08-100)

　　ODT終端電阻值RTT可以通過DDR2 SDRAM內(nèi)部的EMR寄存器來設(shè)定：首先配置EMR[15:14]=01來選定該寄存器工作于EMR(擴(kuò)展模式寄存器)模式，然后通過EMR[6]和EMR[2]兩位來設(shè)置內(nèi)部RTT的值，允許選擇為RTT關(guān)閉，75歐姆，150歐姆，50歐姆這四種模式。以選擇75歐姆這種模式為例，圖1中，DQ引腳內(nèi)部的上拉電阻和下拉電阻將配置為150歐姆。

　　需要注意，DDR2 SDRAM的ODT技術(shù)，只是對DQ,DQS,DM這些信號(hào)(在選擇了差分DQS的情況下，也包括DQS#信號(hào))實(shí)現(xiàn)了內(nèi)部匹配。而地址和控制信號(hào)等仍需要通過外部匹配。

　　* Posted CAS

　　以讀DDR2 SDRAM為例。

　　圖2 多塊數(shù)據(jù)讀取時(shí)的間隙問題

　　DDR2 SDRAM和DDR SDRAM一樣，是通過Bank(塊地址),Row(行地址)和Column(列地址)三者結(jié)合實(shí)現(xiàn)尋址。每一次對DDR2 SDRAM的操作，都以ACTIVE命令(圖2的ACT命令，通過有效#RAS信號(hào)實(shí)現(xiàn))開始，在發(fā)出該命令的同時(shí)，通過地址信號(hào)線發(fā)出本次操作的Bank和Row地址，此后等待tRCD時(shí)間后，發(fā)起READ/AUTO PRECHARGE命令(圖2 的RD AP命令，通過有效#CAS信號(hào)實(shí)現(xiàn))，該命令的作用是發(fā)出讀取命令，同時(shí)通過地址信號(hào)線發(fā)出本次操作的Column地址。最后，等待CAS Latency時(shí)間之后，數(shù)據(jù)即通過數(shù)據(jù)總線輸出。

　　由于DDR2 SDRAM的存儲(chǔ)空間相對DDR SDRAM有所增加，因此Bank數(shù)目也有所增加。例如，DDR SDRAM單片最大容量為1Gbit，Bank數(shù)目是4，而DDR2 SDRAM單片最大容量為2Gbit，Bank數(shù)目達(dá)到了8。DDR SDRAM的Bank數(shù)目最少是2，而DDR2 SDRAM的Bank數(shù)目最少是4。為了提高性能，經(jīng)常需要在一個(gè)Bank的操作完成之前插入對下一個(gè)Bank的操作。如圖2，在發(fā)出對Bank0的ACT命令之后，無需等待對應(yīng)的RD AP命令發(fā)出，只用滿足tRRD時(shí)間要求，即可發(fā)出對另一個(gè)Bank的ACT命令。

　　按照這種工作模式，從圖2中可以發(fā)現(xiàn)，對Bank2的ACT命令實(shí)際上延遲了一個(gè)時(shí)鐘周期，該命令本來應(yīng)該在RD AP(Bank 0)的位置出現(xiàn)，但由于RD AP(Bank 0)命令已經(jīng)出現(xiàn)在該時(shí)鐘周期(占用了地址總線，以發(fā)出Column地址)，從硬件信號(hào)上來說，即在這個(gè)周期已經(jīng)使能了CAS#信號(hào)，所以無法使能對應(yīng)另一個(gè)Bank的RAS#信號(hào)，因此只能延時(shí)一個(gè)時(shí)鐘周期。其結(jié)果是，本來應(yīng)該是流水線式的數(shù)據(jù)輸出流被打斷，Bank1的數(shù)據(jù)輸出后，需要等待一個(gè)時(shí)鐘周期，Bank2的數(shù)據(jù)才得到輸出。數(shù)據(jù)流間隙的出現(xiàn)，將影響芯片的性能。