采用高級節(jié)點ICs實現(xiàn)從概念到推向消費者的最快途徑(08-100)

　　綜述

　　在一個依靠消費者對更精密產(chǎn)品的需求越來越高的市場里，半導(dǎo)體公司正在迅速地向45納米、以及更小的高級工藝節(jié)點發(fā)展。這些技術(shù)帶來了芯片質(zhì)量和性能的大大提升，在系統(tǒng)級芯片上實現(xiàn)了更高級的復(fù)雜應(yīng)用功能整合程度。然而，隨著更多的設(shè)計進化到高級技術(shù)，半導(dǎo)體公司面臨的設(shè)計挑戰(zhàn)也在激增，無法確保迅速量產(chǎn)的風險也在提高。

　　通過結(jié)合全新的設(shè)計、開發(fā)、實現(xiàn)、分析、簽收和制造方法，Cadence提供了革命性的設(shè)計手段，提供了新一代設(shè)計的大規(guī)模量產(chǎn)所需的革命性成果。通過幫助在高級節(jié)點下進行設(shè)計的半導(dǎo)體公司盡早(在設(shè)計階段期間)預(yù)防制造問題，Cadence高級節(jié)點設(shè)計(Cadence Advanced Node Design)解決方案提供了所需的全方位技術(shù)，確保將產(chǎn)品概念最快地轉(zhuǎn)化為提供給消費者的實際產(chǎn)品。

　　在走向新一代制造技術(shù)的過程中，工程專家必須對付呈螺旋形增加的各種技術(shù)問題。以更為復(fù)雜的制造工藝進行制作，對于需要在工藝變化、次品率和制造影響越來越大的環(huán)境中預(yù)測性能的設(shè)計師來說，次波長設(shè)備帶來了更大的挑戰(zhàn)。更大型的設(shè)計意味著大幅膨脹的數(shù)據(jù)集不僅要計算更多的晶體管，還要計算與增加的電子與物理效應(yīng)陣列有關(guān)的增加數(shù)據(jù)，這會極大地影響45納米設(shè)計的表現(xiàn)。

　　圖1 每一代工藝中隨著工藝變化的擴大，延遲差異性也在增大。

　　正如圖1所示，在前幾代的技術(shù)中可以被放心地忽略的制造影響，到了新一代的技術(shù)中，會對設(shè)計性能造成極大的影響。對低于90納米的設(shè)計，傳統(tǒng)的延遲計算不再精確。設(shè)計師需要更強大的分析法以及更精密的模型，才能在更廣的工藝類型、電壓和溫度變化范圍內(nèi)計算制造差異。然后在物理設(shè)計與制作期間，工程師需要靈活的開發(fā)方法學，能夠在更為復(fù)雜的制造過程中保持設(shè)計目標。