SERDES的FPGA實(shí)現(xiàn)(07-100)

　　圖4示出用Lattice SC FPGA，此測(cè)試裝置采樣的9個(gè)眼圖。每個(gè)眼圖下面的數(shù)字是測(cè)量的眼高(由圖2測(cè)量V)。注意，增加預(yù)矯可改善每個(gè)位率下的眼圖。預(yù)矯是發(fā)生在纜線和背板中信號(hào)衰減的SERDES發(fā)送器補(bǔ)償。這種Lattice SC FPGA，所需的眼高度是85mV，所以，16%預(yù)矯，在3.8Gb/s取晴圖僅僅是取樣，這不能滿足要求。

　　圖4 在不同SERDES數(shù)據(jù)率增加預(yù)加重

　　結(jié)語(yǔ)

　　本文給出了SERDES接口的FPGA實(shí)現(xiàn)方法在選擇FPGA時(shí)，應(yīng)該考慮可能的信道數(shù)、信道的配置靈活性、接口速度、SERDES IP、傳輸性能指標(biāo)和電氣性能要求。FPGA產(chǎn)品和SERDES的速度和市場(chǎng)占有率正在增大。了解它們的能力和所遇到的問題，設(shè)計(jì)人員可以增加其產(chǎn)品的可靠性功能，以及加快上市時(shí)間。(彭京湘)