SERDES的FPGA實現(xiàn)(07-100)

　　時鐘數(shù)據恢復

　　時鐘數(shù)據恢復(CDR)接收機必須恢復來自數(shù)據的嵌入式時鐘。更確切地說，時鐘起源于數(shù)據信令的開關轉換。CDR發(fā)送到串行化數(shù)據開始，然后，變換數(shù)據為8b/10b(或類似的編碼方法)。編碼取8位數(shù)據，并變換此數(shù)據為10位符號。8b/10b編碼在數(shù)據線上提供一個相等“0”和“1”傳輸。這會減弱符號間干擾，并提供足夠的數(shù)據沿，使接收機鎖相在輸入數(shù)據流。發(fā)送器將增加系統(tǒng)時鐘到發(fā)送位率，并以此位率發(fā)送8b/10b數(shù)據到TX差分對。

　　CDR接收器的工作從在RX差分位流上鎖相開始。然后，接收器在每個恢復時鐘位校準數(shù)據。下一步，數(shù)據在接收器的參考時鐘校準字。最后，數(shù)據是8b/10b譯碼，準備用于系統(tǒng)。在CDR系統(tǒng)中，發(fā)送和接收系統(tǒng)，通常具有獨立的系統(tǒng)時鐘。兩個時鐘都處在特定的變化要求內，這是關鍵。此閾值是幾百PPM(百萬分率)量級。

　　CDR接口的主要設計問題是抖動。抖動是實際數(shù)據傳輸布局的相對理想狀況?？偠秳?TJ)是由確定性抖動和隨機抖動組成。大部分抖動是確定性的，其分量包括符號間干擾、占空比失真和同期抖動(即來自開關電源的干擾)。隨機抖動往往是半導體熱問題的副產物，而難斷定。發(fā)送參考時鐘、發(fā)送PLL、串行器和高速輸出緩沖器，都對發(fā)送抖動有貢獻。發(fā)送抖動通常標定為給定位周期或數(shù)據眼圖的單位間隔(UI)百分比。例如，抖動.2UI表示抖動為位周期20%。對于發(fā)送抖動，U1數(shù)越小越好，這表明抖動較小。

　　表1 源同步和時鐘數(shù)據恢復

　　同樣，CDR接收器標定在給定的位率所允許的最大抖動值。典型的誤碼率標準是1e-12(每1e 12位一個誤差)。接收抖動也標定為U1。U1越大，表明接收機可以允許更大抖動。典型接收機指標是.8U1，這意味著位周期的80%可以是噪聲，而接收機仍然能夠可靠地接收數(shù)據。抖動通常用統(tǒng)計bell分布量化表示。

　　SERDES測試和眼圖

　　由于抖動是SERDES系統(tǒng)中的主要解決的問題，所以，抖動也是測試測量的一個焦點。測量抖動是用高性能示波器連接SERDES信號，觀測“數(shù)據眼圖”。對于給定差分對r的眼圖是很多狀態(tài)過渡的重疊。取樣窗口足夠的寬，能保證包含圖中的兩個交叉點。這種合成圖看起來象一個眼睛，此圖提供信號質量和抖動的直觀目測方法?？傊?，眼睛打開越寬，信號越好。

　　圖2示出在示波器上看到的典型眼圖。在此眼圖中，V量測對1.2V總電壓擺幅(從邏輯O到邏輯1)的眼打開的高度。有3個寬度(或時間)測量：U1量測全位周期，H量測共模電壓下全打開，T量測最小和最大解扣電壓間的寬度。H、T和V值越大，表明眼睛越寬、因而，信號越好，抖動越小。

　　圖2 數(shù)據眼圖