愛(ài)特梅爾推出SiliconCity柔性架構(gòu)

　　愛(ài)特梅爾公司 (Atmel® Corporation)宣布推出用于90nm SiliconCity ASIC開(kāi)發(fā)的全新定制架構(gòu)，可為客戶提供最高每平方毫米350,000門電路數(shù)目，達(dá)到標(biāo)準(zhǔn)單元ASIC的門密度范圍。SiliconCity柔性架構(gòu)可讓設(shè)計(jì)人員針對(duì)多種產(chǎn)品變化型款，創(chuàng)建獨(dú)特的基礎(chǔ)晶圓架構(gòu)，同時(shí)通過(guò)設(shè)計(jì)復(fù)用大幅縮短客戶的設(shè)計(jì)時(shí)間，減少非經(jīng)常性工程(NRE)成本，并降低開(kāi)發(fā)風(fēng)險(xiǎn)。

　　使用SiliconCity柔性架構(gòu)開(kāi)發(fā)ASIC，可以降低掩模成本，提高上市速度。愛(ài)特梅爾公司北美ASIC業(yè)務(wù)市場(chǎng)總監(jiān)Jay Johnson稱：“鑒于無(wú)晶圓廠半導(dǎo)體公司擁有多種定義的產(chǎn)品，而且各款產(chǎn)品在特性方面略有差異。如果為每款產(chǎn)品創(chuàng)建一種新的ASIC，不單成本高昂，并且也很耗時(shí)。傳統(tǒng)在同一塊芯片上使用不同的粘接選項(xiàng)以創(chuàng)建多種產(chǎn)品的方法已后繼乏力，而這正是SiliconCity柔性架構(gòu)的價(jià)值所在。”愛(ài)特梅爾廣泛的標(biāo)準(zhǔn)微控制器解決方案的寬廣度，助力SiliconCity柔性架構(gòu)創(chuàng)建由愛(ài)特梅爾通過(guò)其AVR® 和AT91SAM標(biāo)準(zhǔn)產(chǎn)品所提供、包含可復(fù)用功能和已獲驗(yàn)證IP的系統(tǒng)級(jí)芯片(SoC)。

　　金屬可編程單元結(jié)構(gòu)(Metal Programmable Cell Fabric, MPCF)是技術(shù)的核心 MPCF是愛(ài)特梅爾支持CAP™ 可定制微控制器產(chǎn)品系列，以及SiliconCity柔性架構(gòu)的專利ASIC技術(shù)。在CAP可定制微控制器中，愛(ài)特梅爾就對(duì)包含ARM內(nèi)核和總線子系統(tǒng)、外設(shè)及存儲(chǔ)器的平臺(tái)進(jìn)行了定義。而SiliconCity柔性架構(gòu)則讓用戶自行定義平臺(tái)。客戶通過(guò)預(yù)先定義共同的嵌入式內(nèi)核和總線、存儲(chǔ)器以及外設(shè)組合，能夠?yàn)槎喾N產(chǎn)品實(shí)施獨(dú)特的IP。Silicon City架構(gòu)給予客戶完全的控制能力，同時(shí)MPCF提供了高靈活性。

　　MPCF通過(guò)更佳布線減小內(nèi)核單元 MPCF技術(shù)的關(guān)鍵在于一個(gè)小于3.2平方微米的6晶體管內(nèi)核單元。在90nm工藝中，SiliconCity柔性架構(gòu)ASIC可實(shí)現(xiàn)每平方毫米300,000到 350,000門密度。而新穎的布線方案則兩層用于互連的金屬層，將系統(tǒng)門利用率提高至90%。更高的門密度結(jié)合基于MPCF的SoC所帶來(lái)的更佳布線功能，使得芯片尺寸減少至約為以往130nm工藝芯片的一半。

　　布線與晶體管幾何對(duì)準(zhǔn) 利用MPCF，單元尺寸可與布線網(wǎng)格及晶體管間距的整數(shù)倍完全匹配，不會(huì)造成硅材料的浪費(fèi)。此外，接觸點(diǎn)和通孔的尺寸也與金屬跡線相同，從而在設(shè)計(jì)中避免任何可能的重疊，并提供最高效的硅材料垂直利用。相比門陣列和某些早期結(jié)構(gòu)化ASIC產(chǎn)品普遍使用的典型門海(sea-of-gates)架構(gòu)，MPCF的這些優(yōu)勢(shì)使到確定設(shè)計(jì)所需的系統(tǒng)門數(shù)目變得容易得多，成本效益也得以提高。

　　而且，MPCF金屬可編程單元和標(biāo)準(zhǔn)單元既可以布局在芯片的不同區(qū)域內(nèi)，也可隨意組合，而不會(huì)影響芯片的尺寸。因此，設(shè)計(jì)的固定平臺(tái)部分可通過(guò)標(biāo)準(zhǔn)單元技術(shù)來(lái)實(shí)現(xiàn)，而芯片的靈活部分則利用MPCF，快速實(shí)現(xiàn)衍生產(chǎn)品。

　　輕易移植現(xiàn)有的處理器連帶FPGA設(shè)計(jì)許多現(xiàn)有基于連帶FPGA的業(yè)界標(biāo)準(zhǔn)微控制器設(shè)計(jì)都可以在短短20周內(nèi)，以最少的重建工程(re-engineering)成本和很低的初始NRE掩模成本，從最終門級(jí)網(wǎng)表直接移植到SiliconCity 柔性ASIC中。至于將來(lái)的設(shè)計(jì)迭代，則可在僅僅8-12周內(nèi)以更低的單金屬掩膜NRE成本來(lái)實(shí)現(xiàn)。