Cadence低功耗解決方案納入PowerMagic低功耗設計方法中

　　全球電子設計創(chuàng)新領導廠商Cadence益華電腦今天宣布，創(chuàng)意電子(Global Unichip Corporation，GUC)將以CPF為基礎的Cadence低功耗解決方案，整合至其PowerMagic設計方法中，協(xié)助客戶將復雜的低功耗ASIC設計實現(xiàn)最佳化。

　　創(chuàng)意電子在PowerMagicTM設計方法，針對ASIC設計驗證與實現(xiàn)，整合Cadence®低功耗解決方案 (包括Cadence Encounter® RTL Compiler、Encounter 數(shù)位設計實現(xiàn)系統(tǒng)(EDI)與Encounter Conformal® Low Power)，以及其內(nèi)部自行開發(fā)的設計工具，開發(fā)出完整一貫流程的低功耗ASIC設計流程，包括先進的動態(tài)電壓頻率調(diào)整(dynamic voltage frequency scaling，DVFS)技術。而這關鍵技術能夠在同一晶片上實現(xiàn)多重可變電壓(voltages)的電壓區(qū)塊(power domain)，也能夠在無需顛峰效能時降低電路電壓。

　　創(chuàng)意電子設計服務副總經(jīng)理謝紀強表示：「經(jīng)由我們的工程設計人員實際測試及實作，Cadence益華電腦低功耗解決方案足以順利完成65奈米製程、千萬電晶體的低功耗晶片設計最佳化，同時也正確地完成10個以上電壓區(qū)塊與50個電壓模式的設計及驗證。」「Cadence益華電腦低功耗解決方案和我們的PowerMagicTM設計方法相輔相乘，完美的整合讓低功耗設計實現(xiàn)與驗證更有效率，并協(xié)助ASIC設計工程師解決復雜的低功耗設計議題?！?/p>

　　Cadence益華電腦低功耗解決方案從早期的設計規(guī)劃開始，涵蓋前端設計、合成與實體設計實現(xiàn)，提供設計到signoff的完整流程方法;在每個階段都能夠透過功耗估計與分析而實現(xiàn)一致性與收斂。除了設計實現(xiàn)之外，更佐以完整的靜態(tài)、動態(tài)與正規(guī)功耗驗證技術，以達成前后一致 (closed-loop)的驗證方法。這個完善整合、高度自動化、具備功耗意識的解決方案，不僅擁有業(yè)界頂尖設計服務支援，亦獲得以功耗為焦點的業(yè)界聯(lián)盟，如業(yè)界最大的功耗聯(lián)盟(Power Forward Initiative)與Si2低功耗聯(lián)盟等的支持。

　　Cadence益華電腦數(shù)位設計實現(xiàn)研發(fā)資深副總裁徐季平表示：「創(chuàng)意電子在PowerMagicTM方法中納入Cadence益華電腦低功耗解決方案，讓設計團隊實現(xiàn)了絕佳生產(chǎn)力與品質(zhì)躍升，也協(xié)助客戶提供卓越的低功耗設計能力?！埂高@個最佳拍檔一定能夠為創(chuàng)意電子的客戶創(chuàng)造最高的價值?！?/p>