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EEPW首頁 >> 主題列表 >> 亞穩(wěn)態(tài)

基于FPGA的跨時(shí)鐘域信號(hào)處理——亞穩(wěn)態(tài)

  • 　　在特權(quán)的上篇博文《基于FPGA的跨時(shí)鐘域信號(hào)處理——專用握手信號(hào)》中提出了使用專門的握手信號(hào)達(dá)到異步時(shí)鐘域數(shù)據(jù)的可靠傳輸。列舉了一個(gè)簡(jiǎn)單的由請(qǐng)求信號(hào)req、數(shù)據(jù)信號(hào)data、應(yīng)答信號(hào)ack組成的簡(jiǎn)單握手機(jī)制。riple兄更是提出了req和ack這兩個(gè)直接的跨時(shí)鐘域信號(hào)在被另一個(gè)時(shí)鐘域的寄存器同步時(shí)的亞穩(wěn)態(tài)問題。這個(gè)問題估計(jì)是整個(gè)異步通信中最值得探討和關(guān)注的。 　　很幸運(yùn)，特權(quán)同學(xué)找到了很官方的說法——《Application Note42:Metast
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如何測(cè)量亞穩(wěn)態(tài)

  • 圖3.27所示的是一個(gè)觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個(gè)電路至少需要一個(gè)雙通道示波器。 CLKA的波形是一個(gè)方波，通過R1與C1和C2的兩個(gè)支路被延遲。如果將R1的觸點(diǎn)向DATA輸出方向進(jìn)行調(diào)整，CLK的輸出延遲會(huì)達(dá)到最大
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亞穩(wěn)態(tài)的測(cè)量方法

  • 圖3.27所示的是一個(gè)觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個(gè)電路至少需要一個(gè)雙通道示波器。 CLKA的波形是一個(gè)方波，通過R1與C1和C2的兩個(gè)支路被延遲。如果將R1的觸點(diǎn)向DATA輸出方向進(jìn)行調(diào)整，CLK的輸出延遲會(huì)達(dá)到最大
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基于IDDR的亞穩(wěn)態(tài)問題解決方案介紹

  • 　什么是亞穩(wěn)態(tài)　　在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預(yù)定義信號(hào)時(shí)序以使器件正確地捕獲數(shù)據(jù)，進(jìn)而產(chǎn)生可靠的輸出信號(hào)。當(dāng)另一器件將數(shù)據(jù)發(fā)送給FPGA時(shí)，F(xiàn)PGA的輸入寄存器必須在時(shí)鐘脈沖邊沿前
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數(shù)字觸發(fā)器原理與亞穩(wěn)態(tài)特性簡(jiǎn)介

  • 圖3.29是一個(gè)簡(jiǎn)化的數(shù)字觸發(fā)器原理圖。在這個(gè)例子中，為放大器提供了對(duì)稱的正、負(fù)電壓。正反饋電路把電容C上的任何正電壓驅(qū)動(dòng)到電源正電壓，或者把電容C上的任何負(fù)電壓驅(qū)動(dòng)到電源負(fù)電壓。當(dāng)用時(shí)鐘驅(qū)動(dòng)時(shí)，電路會(huì)穩(wěn)定
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亞穩(wěn)態(tài)的錯(cuò)誤率問題分析

  • 如圖3.30所示，采用ACTEL ACT-1門陣列實(shí)現(xiàn)的電路，當(dāng)輸入電壓變化時(shí)，其輸出產(chǎn)生脈沖的概率有多大？簡(jiǎn)單應(yīng)用同步邏輯理論，它永遠(yuǎn)也不會(huì)發(fā)生。但現(xiàn)在我們會(huì)更好地理解這個(gè)問題了。首先檢查最壞情況下建立時(shí)間：TPD=9
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測(cè)量亞穩(wěn)態(tài)的方法

  • 圖3.27所示的是一個(gè)觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個(gè)電路至少需要一個(gè)雙通道示波器。CLKA的波形是一個(gè)方波，通過R1與C1和C2的兩個(gè)支路被延遲。如果將R1的觸點(diǎn)向DATA輸出方向進(jìn)行調(diào)整，CLK的輸出延遲會(huì)達(dá)到最大值
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采用IDDR的亞穩(wěn)態(tài)問題解決方案

  • 　　什么是亞穩(wěn)態(tài)　　在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預(yù)定義信號(hào)時(shí)序以使器件正確地捕獲數(shù)據(jù)，進(jìn)而產(chǎn)生可靠的輸出信號(hào)。當(dāng)另一器件將數(shù)據(jù)發(fā)送給FPGA時(shí)，F(xiàn)PGA的輸入寄存器必須在時(shí)鐘脈沖邊沿
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利用 IDDR 簡(jiǎn)化亞穩(wěn)態(tài)

  • 在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預(yù)定義信號(hào)時(shí)序以使器件正確地捕獲數(shù)據(jù)，進(jìn)而產(chǎn)生可靠的輸出信號(hào)。當(dāng)另一器件將數(shù)據(jù)發(fā)送給FPGA時(shí)，F(xiàn)PGA的輸入寄存器必須在時(shí)鐘脈沖邊沿前保證最短的建立時(shí)間和時(shí)鐘脈沖邊沿后的保持時(shí)間，從而確保正常完整地 接收信號(hào)。
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亞穩(wěn)態(tài)的錯(cuò)誤率分析

  • 如圖3.30所示，采用ACTEL ACT-1門陣列實(shí)現(xiàn)的電路，當(dāng)輸入電壓變化時(shí)，其輸出產(chǎn)生脈沖的概率有多大？簡(jiǎn)單應(yīng)用同步邏輯理論，它永遠(yuǎn)也不會(huì)發(fā)生。但現(xiàn)在我們會(huì)更好地理解這個(gè)問題了。首先檢查最壞情況下建立時(shí)間：TPD=9
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數(shù)字觸發(fā)器原理與亞穩(wěn)態(tài)特性

  • 圖3.29是一個(gè)簡(jiǎn)化的數(shù)字觸發(fā)器原理圖。在這個(gè)例子中，為放大器提供了對(duì)稱的正、負(fù)電壓。正反饋電路把電容C上的任何正電壓驅(qū)動(dòng)到電源正電壓，或者把電容C上的任何負(fù)電壓驅(qū)動(dòng)到電源負(fù)電壓。當(dāng)用時(shí)鐘驅(qū)動(dòng)時(shí)，電路會(huì)穩(wěn)定
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基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

  • 　　在現(xiàn)代IC設(shè)計(jì)中，特別是在模塊與外圍芯片的通信設(shè)計(jì)中，多時(shí)鐘域的情況不可避免。當(dāng)數(shù)據(jù)從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標(biāo)時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進(jìn)行跨時(shí)鐘域傳輸且對(duì)數(shù)據(jù)傳輸速度要求比較高的場(chǎng)合，異步FIFO是一種簡(jiǎn)單、快捷的解決方案。 　　異步FIFO用一種時(shí)鐘寫入數(shù)據(jù)，而用另外一種時(shí)鐘讀出數(shù)據(jù)。讀寫指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此，對(duì)FIFO空或滿的判斷是跨時(shí)鐘域的。如何根據(jù)異步的指針
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