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EEPW首頁 >> 主題列表 >> 亞穩(wěn)態(tài)

基于FPGA的跨時鐘域信號處理——亞穩(wěn)態(tài)

  • 　　在特權(quán)的上篇博文《基于FPGA的跨時鐘域信號處理——專用握手信號》中提出了使用專門的握手信號達到異步時鐘域數(shù)據(jù)的可靠傳輸。列舉了一個簡單的由請求信號req、數(shù)據(jù)信號data、應答信號ack組成的簡單握手機制。riple兄更是提出了req和ack這兩個直接的跨時鐘域信號在被另一個時鐘域的寄存器同步時的亞穩(wěn)態(tài)問題。這個問題估計是整個異步通信中最值得探討和關(guān)注的。 　　很幸運，特權(quán)同學找到了很官方的說法——《Application Note42:Metast
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如何測量亞穩(wěn)態(tài)

  • 圖3.27所示的是一個觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個電路至少需要一個雙通道示波器。 CLKA的波形是一個方波，通過R1與C1和C2的兩個支路被延遲。如果將R1的觸點向DATA輸出方向進行調(diào)整，CLK的輸出延遲會達到最大
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亞穩(wěn)態(tài)的測量方法

  • 圖3.27所示的是一個觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個電路至少需要一個雙通道示波器。 CLKA的波形是一個方波，通過R1與C1和C2的兩個支路被延遲。如果將R1的觸點向DATA輸出方向進行調(diào)整，CLK的輸出延遲會達到最大
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基于IDDR的亞穩(wěn)態(tài)問題解決方案介紹

  • 　什么是亞穩(wěn)態(tài)　　在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預定義信號時序以使器件正確地捕獲數(shù)據(jù)，進而產(chǎn)生可靠的輸出信號。當另一器件將數(shù)據(jù)發(fā)送給FPGA時，F(xiàn)PGA的輸入寄存器必須在時鐘脈沖邊沿前
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數(shù)字觸發(fā)器原理與亞穩(wěn)態(tài)特性簡介

  • 圖3.29是一個簡化的數(shù)字觸發(fā)器原理圖。在這個例子中，為放大器提供了對稱的正、負電壓。正反饋電路把電容C上的任何正電壓驅(qū)動到電源正電壓，或者把電容C上的任何負電壓驅(qū)動到電源負電壓。當用時鐘驅(qū)動時，電路會穩(wěn)定
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亞穩(wěn)態(tài)的錯誤率問題分析

  • 如圖3.30所示，采用ACTEL ACT-1門陣列實現(xiàn)的電路，當輸入電壓變化時，其輸出產(chǎn)生脈沖的概率有多大？簡單應用同步邏輯理論，它永遠也不會發(fā)生。但現(xiàn)在我們會更好地理解這個問題了。首先檢查最壞情況下建立時間：TPD=9
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測量亞穩(wěn)態(tài)的方法

  • 圖3.27所示的是一個觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個電路至少需要一個雙通道示波器。CLKA的波形是一個方波，通過R1與C1和C2的兩個支路被延遲。如果將R1的觸點向DATA輸出方向進行調(diào)整，CLK的輸出延遲會達到最大值
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采用IDDR的亞穩(wěn)態(tài)問題解決方案

  • 　　什么是亞穩(wěn)態(tài)　　在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預定義信號時序以使器件正確地捕獲數(shù)據(jù)，進而產(chǎn)生可靠的輸出信號。當另一器件將數(shù)據(jù)發(fā)送給FPGA時，F(xiàn)PGA的輸入寄存器必須在時鐘脈沖邊沿
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利用 IDDR 簡化亞穩(wěn)態(tài)

  • 在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預定義信號時序以使器件正確地捕獲數(shù)據(jù)，進而產(chǎn)生可靠的輸出信號。當另一器件將數(shù)據(jù)發(fā)送給FPGA時，F(xiàn)PGA的輸入寄存器必須在時鐘脈沖邊沿前保證最短的建立時間和時鐘脈沖邊沿后的保持時間，從而確保正常完整地 接收信號。
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亞穩(wěn)態(tài)的錯誤率分析

  • 如圖3.30所示，采用ACTEL ACT-1門陣列實現(xiàn)的電路，當輸入電壓變化時，其輸出產(chǎn)生脈沖的概率有多大？簡單應用同步邏輯理論，它永遠也不會發(fā)生。但現(xiàn)在我們會更好地理解這個問題了。首先檢查最壞情況下建立時間：TPD=9
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數(shù)字觸發(fā)器原理與亞穩(wěn)態(tài)特性

  • 圖3.29是一個簡化的數(shù)字觸發(fā)器原理圖。在這個例子中，為放大器提供了對稱的正、負電壓。正反饋電路把電容C上的任何正電壓驅(qū)動到電源正電壓，或者把電容C上的任何負電壓驅(qū)動到電源負電壓。當用時鐘驅(qū)動時，電路會穩(wěn)定
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基于Verilog HDL的異步FIFO設(shè)計與實現(xiàn)

  • 　　在現(xiàn)代IC設(shè)計中，特別是在模塊與外圍芯片的通信設(shè)計中，多時鐘域的情況不可避免。當數(shù)據(jù)從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關(guān)時，這些域中的動作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復地進入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進行跨時鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。 　　異步FIFO用一種時鐘寫入數(shù)據(jù)，而用另外一種時鐘讀出數(shù)據(jù)。讀寫指針的變化動作由不同的時鐘產(chǎn)生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針
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亞穩(wěn)態(tài)介紹

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