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EEPW首頁 >> 主題列表 >> 數(shù)字鎖相環(huán)(dpll)

基于FPGA全新鎖相倍頻系統(tǒng)的設(shè)計

  • 給出了DPLL的基本概念，闡述了DPLL的缺點，并結(jié)合最新的模擬鎖相和數(shù)字鎖相技術(shù)，提出了一種基于FPGA的全新鎖相倍頻系統(tǒng)的設(shè)計方法，簡單地介紹了設(shè)計的思路、原理及其算法，并對該方案的性能進(jìn)行了分析，給出了仿真波形。
  • 關(guān)鍵字： DPLL  鎖相倍頻系統(tǒng)  模擬鎖相  數(shù)字鎖相  

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計

  • 介紹了應(yīng)用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。
  • 關(guān)鍵字： VHDL  數(shù)字鎖相環(huán)  FPGA  

ADI推出四通道、抖動衰減時鐘轉(zhuǎn)換器

  • 　　Analog Devices, Inc.(NASDAQ：ADI)全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商，近日推出搭載時鐘乘法器的多重服務(wù)型自適應(yīng)四通道時鐘轉(zhuǎn)換器AD9554，該器件可以為多種系統(tǒng)提供抖動清除和同步功能，包括同步光纖網(wǎng)絡(luò)(SONET/SDH)。與維持多個器件不同的時鐘配置相比，其輸入端嵌入的交叉點開關(guān)帶來了更大的靈活性，降低了擁有成本。AD9554功耗僅為940 mW，同時還能在430 kHz至941 MHz的輸出范圍內(nèi)產(chǎn)生最多8個輸出時鐘，與4個2 kHz至1 GHz外部輸入?yún)⒖紩r鐘同
  • 關(guān)鍵字： ADI  AD9554  DPLL  

DSP平臺的數(shù)控逆變中頻電源的設(shè)計與實現(xiàn)

  • 摘要：應(yīng)用數(shù)字處理技術(shù)，研究了基于DSP的數(shù)字化控制的中頻逆變電源。給出了基于IGBT的主電路拓?fù)浣Y(jié)構(gòu)，分析了其控制原理，采用基于TMS320F2407型DSP為核心的控制系統(tǒng)，實現(xiàn)串聯(lián)諧振中頻逆變電源的數(shù)字化控制，以滿足系統(tǒng)控制的實時性和靈活性要求。研制了一臺10kW/10kHz的逆變電源樣機(jī)進(jìn)行實驗，實驗結(jié)果驗證了設(shè)計的有效性和可行性。
  • 關(guān)鍵字： 逆變電源  DSP  IGBT  串聯(lián)諧振  DPLL  201310  

基于GPS的恒溫晶振頻率校準(zhǔn)系統(tǒng)的設(shè)計與實現(xiàn)

  • 針對目前廣泛對高精度頻率源的需求，利用FPGA設(shè)計一種恒溫晶振頻率校準(zhǔn)系統(tǒng)。系統(tǒng)以GPS接收機(jī)提供的秒脈沖信號為基準(zhǔn)源，通過結(jié)合高精度恒溫晶振短期穩(wěn)定度高與GPS長期穩(wěn)定特性好、跟蹤保持特性強(qiáng)的優(yōu)點，設(shè)計數(shù)字鎖相環(huán)調(diào)控恒溫晶振的頻率。詳細(xì)闡述系統(tǒng)的設(shè)計原理及方法，測試結(jié)果表明，恒溫晶振的頻率可快速被校準(zhǔn)到10 MHz，頻率偏差小于0．01Hz，具有良好的長期穩(wěn)定性，適合在多領(lǐng)域中作為時間頻率的標(biāo)準(zhǔn)。
  • 關(guān)鍵字： 頻率校準(zhǔn)  恒溫晶振  數(shù)字鎖相環(huán)  FPGA  

GSM、WCDMA和LTE應(yīng)用的高集成度SyncE器件

  • 美高森美公司（MicrosemiCorporation）發(fā)布用于移動多媒體和基于封包的運營級以太網(wǎng)應(yīng)用的單芯片ZL30150...
  • 關(guān)鍵字： DPLL  NCO  SyncE器件  ZL30150  

基于FPGA的DDS+DPLL跳頻信號源設(shè)計

  • 摘要：針對跳頻通信系統(tǒng)有固有噪聲的特點，結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設(shè)計綜合，提出了一種新型的跳頻信號源。結(jié)果表明，該設(shè)計中DPLL時鐘可達(dá)到12
  • 關(guān)鍵字： FPGA  DPLL  DDS  跳頻信號源    

基于FPGA的提取位同步時鐘DPLL設(shè)計

  • 在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步及對接收的數(shù)字碼元進(jìn)行各種處理的過程中也為系統(tǒng)提供了一個基準(zhǔn)
  • 關(guān)鍵字： FPGA  DPLL  位同步時鐘    

寬頻帶數(shù)字鎖相環(huán)的設(shè)計及基于FPGA的實現(xiàn)

  • 本文簡要介紹了在FPGA中實現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時的同步時鐘不穩(wěn)定時的快速恢復(fù)問題； 并重點介紹了采用可控模數(shù)分頻器實現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實現(xiàn)過程。
  • 關(guān)鍵字： DPLL  FPGA  數(shù)字環(huán)路濾波器  時鐘恢復(fù)  寬頻帶  

寬頻帶數(shù)字鎖相環(huán)的設(shè)計及基于FPGA的實現(xiàn)

  • 摘要: 本文簡要介紹了在FPGA中實現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時的同步時鐘不穩(wěn)定時的快速恢復(fù)問題； 并重點介紹了采用可控模數(shù)分頻器實現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實現(xiàn)過程。關(guān)鍵詞: DPLL；FPGA；數(shù)字環(huán)路濾波器；時鐘恢復(fù)；寬頻帶 引言數(shù)字鎖相環(huán)(DPLL)技術(shù)在數(shù)字通信、無線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)
  • 關(guān)鍵字： DPLL  單片機(jī)  寬頻帶  嵌入式系統(tǒng)  數(shù)字鎖相環(huán)  

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)

  • 摘    要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進(jìn)行計算機(jī)仿真和硬件測試，表明該方案確實可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
  • 關(guān)鍵字： FPGA  VHDL  捕獲時間  數(shù)字鎖相環(huán)(DPLL)  

嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)

  • 摘    要：本文介紹了一種基于嵌入式微控制器MSP430構(gòu)建的嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)方案，在實現(xiàn)了網(wǎng)絡(luò)時鐘同步的基礎(chǔ)上又提供了方便易用的網(wǎng)絡(luò)管理接口。關(guān)鍵詞：同步時鐘；MSP430單片機(jī)；數(shù)字鎖相環(huán)；CPLD同步時鐘系統(tǒng)是同步設(shè)備中實現(xiàn)同步通信的核心，因此，要實現(xiàn)數(shù)字同步網(wǎng)的設(shè)備同步就要求同步時鐘系統(tǒng)一方面要能提供精確的定時同步，另一方面還要能方便實現(xiàn)網(wǎng)絡(luò)管理中心對同步時鐘的管理。本文詳細(xì)介紹了利用嵌入式微控制器MSP430單片機(jī)和數(shù)字鎖相環(huán)(DPLL)來實現(xiàn)嵌入式
  • 關(guān)鍵字： CPLD  MSP430單片機(jī)  數(shù)字鎖相環(huán)  同步時鐘  

嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)

  • 摘    要：本文介紹了一種基于嵌入式微控制器MSP430構(gòu)建的嵌入式同步時鐘系統(tǒng)的設(shè)計與實現(xiàn)方案，在實現(xiàn)了網(wǎng)絡(luò)時鐘同步的基礎(chǔ)上又提供了方便易用的網(wǎng)絡(luò)管理接口。關(guān)鍵詞：同步時鐘；MSP430單片機(jī)；數(shù)字鎖相環(huán)；CPLD同步時鐘系統(tǒng)是同步設(shè)備中實現(xiàn)同步通信的核心，因此，要實現(xiàn)數(shù)字同步網(wǎng)的設(shè)備同步就要求同步時鐘系統(tǒng)一方面要能提供精確的定時同步，另一方面還要能方便實現(xiàn)網(wǎng)絡(luò)管理中心對同步時鐘的管理。本文詳細(xì)介紹了利用嵌入式微控制器MSP430單片機(jī)和數(shù)字鎖相環(huán)(DPLL)來實現(xiàn)嵌入式
  • 關(guān)鍵字： CPLD  MSP430單片機(jī)  數(shù)字鎖相環(huán)  同步時鐘  

全數(shù)字鎖相環(huán)的設(shè)計

  • 摘要：本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計一階全數(shù)字鎖相環(huán)的方法，并給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過程，最后對一些有關(guān)的問題進(jìn)行了討論。關(guān)鍵詞：全數(shù)字鎖相環(huán)；DPLL；FSK；FPGA 引言鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用。如信號處理，調(diào)制解調(diào)，時鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。傳統(tǒng)的鎖相環(huán)由模擬電路實現(xiàn)，而全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路
  • 關(guān)鍵字： DPLL  FPGA  FSK  全數(shù)字鎖相環(huán)  
共14條 1/1 1

數(shù)字鎖相環(huán)(dpll)介紹

隨著數(shù)字電路技術(shù)的發(fā)展，數(shù)字鎖相環(huán)在調(diào)制解調(diào)、頻率合成、FM 立體聲解碼、彩色副載波同步、圖象處理等各個方面得到了廣泛的應(yīng)用。數(shù)字鎖相環(huán)不僅吸收了數(shù)字電路可靠性高、體積小、價格低等優(yōu)點，還解決了模擬鎖相環(huán)的直流零點漂移、器件飽和及易受電源和環(huán)境溫度變化等缺點，此外還具有對離散樣值的實時處理能力，已成為鎖相技術(shù)發(fā)展的方向。鎖相環(huán)是一個相位反饋控制系統(tǒng)，在數(shù)字鎖相環(huán)中，由于誤差控制信號是離散的數(shù)字信號 [ 查看詳細(xì) ]

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