現(xiàn)場可編程門陣列(fpga) 文章 進入現(xiàn)場可編程門陣列(fpga)技術(shù)社區(qū)
深層解析FPGA
- 概覽高端設(shè)計工具很少有甚至是沒有硬件設(shè)計技術(shù)的工程師和科學(xué)家提供現(xiàn)場可編程門陣列(FPGA)。無論你使用圖形化設(shè)計程序,ANSI C語言還是VHDL語言,如此復(fù)雜的合成工藝會不禁讓人去想FPGA真實的運作情況。在這個芯
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FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機勵磁控制系統(tǒng)
- FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機勵磁控制系統(tǒng) 1系統(tǒng)簡介3/3相雙繞組感應(yīng)發(fā)電機帶有兩個繞組:勵磁補償繞組和功率繞組,如圖1所示。勵磁補償繞組上接一個電力電子變換裝置,用來提供感應(yīng)發(fā)電機需要的無功功率,使功率繞
- 關(guān)鍵字: FPGA 雙繞組 感應(yīng)發(fā)電機 勵磁控制
免費的 I/O:改進 FPGA 時鐘分配控制(圖)
- 同步數(shù)字系統(tǒng)中的時鐘信號(如遠(yuǎn)程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準(zhǔn)。一個時鐘分配網(wǎng)絡(luò)由多個時鐘信號組成,由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執(zhí)行關(guān)鍵的系統(tǒng)功能,很顯然應(yīng)給予更多的關(guān)注,不僅在時鐘的特性(即偏移和抖動)方面,還有那些組成時鐘分配網(wǎng)絡(luò)的組件。 FPGA開發(fā)團隊不斷面臨過于繁瑣、復(fù)雜的時鐘網(wǎng)絡(luò)的挑戰(zhàn)。各種因素,包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設(shè)計更改的需要,迫使設(shè)計人員重新審視時鐘網(wǎng)絡(luò)。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)
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基于FPGA的時鐘頻率同步設(shè)計與應(yīng)用
- 網(wǎng)絡(luò)化運動控制是未來運動控制的發(fā)展趨勢,隨著高速加工技術(shù)的發(fā)展,對網(wǎng)絡(luò)節(jié)點間的時間同步精度提出了更高的要求。如造紙機械,運行速度為1 500~1 800m/min,同步運行的電機之間1μs的時間同步誤差將造成30 μm的運動誤差。高速加工中心中加工速度為120 m/min時,伺服電機之間1μs的時間同步誤差,將造成2 μm的加工誤差,影響了加工精度的提高。 分布式網(wǎng)絡(luò)中節(jié)點的時鐘通常是采用晶振+計數(shù)器的方式來實現(xiàn),由于晶振本身的精度以及穩(wěn)定性問題,造成了時間運行的誤差。時
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現(xiàn)場可編程門陣列(fpga)介紹
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