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UHF RFID讀寫器編解碼模塊的FPGA實現(xiàn)

  • 本文首先對EPC C1G2協(xié)議中的相關(guān)內(nèi)容作了簡要介紹，對編解碼系統(tǒng)的架構(gòu)以及各個組成模塊的FPGA實現(xiàn)作了重點說明，最后給出了Modelsim軟件仿真結(jié)果，以及在讀寫器工作時使用Signaltap邏輯分析儀抓取的數(shù)據(jù)。
  • 關(guān)鍵字： FPGA  UHF RFID  EPC C1G2協(xié)議  編解碼  FM0  miller碼  

ETC中FM0解碼器的設(shè)計

  • 摘要：FM0編碼以其便于位同步提取、頻譜帶寬較窄、實現(xiàn)電路簡單而在ETC中得到廣泛的應(yīng)用，線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，本文基于ETC系統(tǒng)中車載單元(On board unit，OBU)與路邊單元(Road sideunit，
  • 關(guān)鍵字： ETC  FM0  解碼器    

UHF讀寫器設(shè)計中的FM0解碼技術(shù)

  • 針對UHF讀寫器設(shè)計中，在符合EPC Gen2標(biāo)準(zhǔn)的情況下，對標(biāo)簽返回的高速數(shù)據(jù)進(jìn)行正確解碼以達(dá)到正確讀取標(biāo)簽的要求，提出了一種新的在ARM平臺下采用邊沿捕獲統(tǒng)計定時器敷判斷數(shù)據(jù)的方法，并對FM0編碼進(jìn)行解碼。與傳統(tǒng)的使用定時器定時采樣高低電平的FM0解碼方法相比，該解碼方法可以減少定時器定時誤差累積的影響；可以將捕獲定時器數(shù)中斷與數(shù)據(jù)判斷解碼相對分隔開，使得中斷時解碼影響很小，實現(xiàn)捕獲與解碼的同步。通過實驗表明，這種方法提高了解碼的效率，在160Kb／s的接收速度下，讀取一張標(biāo)簽的時間約為30次／s。<
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