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EEPW首頁 >> 主題列表 >> 現(xiàn)場可編程門陣列(fpga)

現(xiàn)場可編程門陣列(fpga) 文章 進入現(xiàn)場可編程門陣列(fpga)技術(shù)社區(qū)

一種基于FPGA的多電平變流器脈沖生成方法

  • 摘要：提出一種基于現(xiàn)場可編程門陣列(FPGA)及不對稱規(guī)則采樣的級聯(lián)H橋型變流器觸發(fā)脈沖的快速生成方法。詳細分析了基于不對稱規(guī)則采樣的載波相移SPWM(CPS-SPWM)觸發(fā)脈沖的快速生成原理。重點介紹了基于FPGA的CPS-SPW
  • 關(guān)鍵字： FPGA  電平  變流器  脈沖    

基于FPGA技術(shù)的RS 232接口時序電路設(shè)計

  • 摘要：RS 232接口是現(xiàn)在最常用的一種通信接口。隨著FPGA技術(shù)的高速發(fā)展，一些常見的接口電路的時序電路可以通過FPGA實現(xiàn)，通過這種設(shè)計可減少電路系統(tǒng)元件的數(shù)量，提高系統(tǒng)集成度和可靠性。詳細闡述了如何通過FPGA實
  • 關(guān)鍵字： FPGA  232  接口時序  電路設(shè)計    

基于FPGA的LCD測試用信號發(fā)生器設(shè)計

  • 摘要：在檢測液晶屏特性和質(zhì)量時，需要控制液晶屏顯示一些標(biāo)準(zhǔn)信號。已有的一些信號產(chǎn)生設(shè)備產(chǎn)生的是AV信號、VGA信號或YPhPr信號等模擬制式的信號。模擬制式的信號需要經(jīng)過圖形處理器(GPU)轉(zhuǎn)換成數(shù)字LVDS信號，然后輸
  • 關(guān)鍵字： FPGA  LCD  測試  信號發(fā)生器    

基于FPGA的數(shù)字穩(wěn)定校正單元的實現(xiàn)

  • 摘要：為了實現(xiàn)對非相干雷達的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計了一種基于FPGA的DSU硬件實現(xiàn)方法。實驗結(jié)果表明基于FPGA的DSU方法可以提高程序的
  • 關(guān)鍵字： FPGA  數(shù)字穩(wěn)定校正    

基于DSP器件的現(xiàn)場可編程技術(shù)

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： DSP  現(xiàn)場可編程  FPGA  

基于ARM+FPGA的高速同步數(shù)據(jù)采集方案

  • 標(biāo)簽：ARM+FPGA 數(shù)據(jù)采集大多數(shù)的勘探、觀測工作都是在嚴苛的環(huán)境中進行的，對數(shù)據(jù)的準(zhǔn)確性、實時性都有著較高的要求，并且大多情況下要求多參數(shù)同步測量。北京恒頤針對勘探、測控等行業(yè)的特點，推出了基于ARM+FPGA
  • 關(guān)鍵字： 數(shù)據(jù)采集  方案  同步  高速  ARM  FPGA  基于  

嵌入式與邊界設(shè)備提供了測試機會

  • 有兩類應(yīng)用提出了設(shè)計與測試挑戰(zhàn)，雖然它們并不要求最高的帶寬、數(shù)據(jù)速率和存儲器深度。據(jù)Agilent技術(shù)公...
  • 關(guān)鍵字： 嵌入式系統(tǒng)  測試與測量  FPGA  

Altera發(fā)售業(yè)界最快、具有背板功能收發(fā)器的Stratix V FPGA

  •         2012年8月1號，北京——Altera公司(Nasdaq: ALTR)今天宣布，開始批量發(fā)售FPGA業(yè)界性能最好、具有背板功能的收發(fā)器。Altera的Stratix® V FPGA是業(yè)界唯一能夠提供14.1 Gbps收發(fā)器帶寬的FPGA，也是唯一支持最新一代光纖通道協(xié)議(16GFC)的FPGA。背板、交換機、數(shù)據(jù)中心、云計算應(yīng)用、測試測量系統(tǒng)以及存儲區(qū)域網(wǎng)的開發(fā)人員采用Altera最新一
  • 關(guān)鍵字： Altera  FPGA  

利用FPGA搭建高等級視頻監(jiān)控系統(tǒng)

  • 標(biāo)簽：HD PCB全視頻幀速率下的高分辨率(HD)安全監(jiān)控處理系統(tǒng)對處理器件的要求越來越高，單芯片DSP處理已經(jīng)無法適應(yīng)，多芯片、多核或者CPU+DSP的方式雖然在某些情況下能夠滿足需求，但其在PCB成本、系統(tǒng)資源占用以及
  • 關(guān)鍵字： 視頻  監(jiān)控系統(tǒng)  高等級  搭建  FPGA  利用  

基于FPGA的34位串行編碼信號設(shè)計與實現(xiàn)

  • 摘要：為實現(xiàn)某專用接口裝置的接口功能檢測，文中詳細地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計了該類型編碼的接收、發(fā)送電路。重點分析了電路各模塊的設(shè)計思路。電路采用SOPC模塊作為中心控制器，設(shè)計
  • 關(guān)鍵字： FPGA  串行  編碼  信號設(shè)計    

基于FPGA的DDC設(shè)計及仿真

  • 摘要：在軟件無線電數(shù)字接收機中，從AD前端采集過來的數(shù)字信號頻率高達72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號處理任務(wù)。因此合理的設(shè)計基于FPGA的DDC，以降低數(shù)字信號頻率，方便后端DSP實時完成
  • 關(guān)鍵字： FPGA  DDC  仿真    

基于FPGA部分動態(tài)可重構(gòu)的信號解調(diào)系統(tǒng)的實現(xiàn)

  • 摘要：針對調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動態(tài)可重構(gòu)的新方法，通過對不同調(diào)制樣式信號的解調(diào)模塊的動態(tài)加載，來實現(xiàn)了不同環(huán)境下針對不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計方式具有更高的靈活性、可
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MP3數(shù)字播放機系統(tǒng)的FPGA設(shè)計介紹

  • MP3數(shù)字播放機系統(tǒng)的FPGA設(shè)計介紹,1 引 言

    MPEG（活動影像專業(yè)人員組織）是為數(shù)字音頻確定單一編碼和解碼（壓縮/解壓縮）方法于1988年建立的。1992年，國際標(biāo)準(zhǔn)組織（ISO）和國際電工委員會（IEC）為音頻和視頻編碼建立了MPEG1（ISO/IEC11172）標(biāo)準(zhǔn)
  • 關(guān)鍵字： 設(shè)計  介紹  FPGA  系統(tǒng)  數(shù)字  播放機  MP3  

FPGA時序收斂分析

  • FPGA時序收斂分析,您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯?要不然就是有可能在您使用更高版本的工具鏈進行編譯時，它開始出錯。您檢查自己的測試平臺，并確認測試已經(jīng)做到 100% 的完全覆蓋，而且所有測試
  • 關(guān)鍵字： 分析  收斂  時序  FPGA  

基于VHDL和FPGA的多種分頻實現(xiàn)方法介紹

  • 基于VHDL和FPGA的多種分頻實現(xiàn)方法介紹,分頻器是數(shù)字系統(tǒng)設(shè)計中的基本電路，根據(jù)不同設(shè)計的需要，我們會遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，有時要求等占空比，有時要求非等占空比。在同一個設(shè)計中有時要求多種形式的分頻。通常由計數(shù)器或計數(shù)器的級聯(lián)
  • 關(guān)鍵字： 方法  介紹  實現(xiàn)  多種  VHDL  FPGA  基于  
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現(xiàn)場可編程門陣列(fpga)介紹

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