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基于QDR-IV SRAM 實(shí)現(xiàn)網(wǎng)絡(luò)流量管理統(tǒng)計計數(shù)器 IP設(shè)計

　　網(wǎng)絡(luò)路由器帶有用于性能監(jiān)控、流量管理、網(wǎng)絡(luò)追蹤和網(wǎng)絡(luò)安全的統(tǒng)計計數(shù)器。計數(shù)器用來記錄數(shù)據(jù)包到達(dá)和離開的次數(shù)以及特定事件的次數(shù)，比如當(dāng)網(wǎng)絡(luò)出現(xiàn)壞包時。數(shù)據(jù)包的到達(dá)會使多個不同的統(tǒng)計計數(shù)器發(fā)生更新;但一臺網(wǎng)絡(luò)設(shè)備中的統(tǒng)計計數(shù)器的數(shù)量及其更新速度常常受到存儲技術(shù)的限制。　　管理統(tǒng)計計數(shù)器需要高性能的存儲器才能滿足多重的讀—修改—寫操作。本文將描述一種使用IP方法的獨(dú)特統(tǒng)計計數(shù)器，這種計數(shù)器的一端可以連接網(wǎng)絡(luò)處理器(NPU)，另一端可以連接Xilinx公司的QDR-IV存儲控制器。QDR-IV統(tǒng)計計數(shù)器IP是
關(guān)鍵字： QDR-IV IP

　　在本系列第二部分，我們探討了總線轉(zhuǎn)換、總線翻轉(zhuǎn)、地址奇偶校驗(yàn)等重要的總線問題。在第三也是最后一部分，我們將探討校正問題，其中包括矯正訓(xùn)練、控制/地址信號校正和讀寫校正，以及糾錯碼(ECC)和QDR-IV存儲器控制器的設(shè)計建議?！　⌒Ｕ?xùn)練序列　　存儲器控制器和QDR IV較高的工作頻率意味著數(shù)據(jù)有效窗口很窄。QDR-IV器件支持“校正訓(xùn)練序列”，它可通過減少字節(jié)通道之間的偏差擴(kuò)大這個窗口，從而在控制器讀取存儲器的數(shù)據(jù)時，增加時序余量。校正訓(xùn)練序列是賽普拉斯的QDR-IV SRAM的
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　　總線轉(zhuǎn)換的注意事項　　總線轉(zhuǎn)換時間非常重要，其決定了讀和寫指令間是否需要額外的間隔來避免在同一個I/O 端口上發(fā)生總線沖突?！　∠胂笙翾DR-IV HP SRAM 中端口A 先后收到寫指令和讀指令。從CK 信號的上升沿(與初始化寫指令周期相對應(yīng))算起，在整整三個時鐘周期后向DQA 引腳提供寫數(shù)據(jù)。讀數(shù)據(jù)則將在下一個周期發(fā)送，因?yàn)?nbsp;DQ從CK 信號的上升沿(與初始化讀指令的周期相應(yīng))算起五個時鐘周期后才能獲得數(shù)據(jù)。
關(guān)鍵字： QDR-IV SRAM

　　流媒體視頻、云服務(wù)和移動數(shù)據(jù)推動了全球網(wǎng)絡(luò)流量的持續(xù)增長。為了支持這種增長，網(wǎng)絡(luò)系統(tǒng)必須提供更快的線路速率和每秒處理數(shù)百萬個數(shù)據(jù)包的性能。在網(wǎng)絡(luò)系統(tǒng)中，數(shù)據(jù)包的到達(dá)順序是隨機(jī)的，且每個數(shù)據(jù)包的處理需要好幾個存儲動作。數(shù)據(jù)包流量需要每秒鐘訪問數(shù)億萬次存儲器，才能在轉(zhuǎn)發(fā)表中找到路徑或完成數(shù)據(jù)統(tǒng)計?！　?shù)據(jù)包速率與隨機(jī)存儲器訪問速率成正比。如今的網(wǎng)絡(luò)設(shè)備需要具有很高的隨機(jī)訪問速率(RTR)性能和高帶寬才能跟上如今高速增長的網(wǎng)絡(luò)流量。其中，RTR是衡量存儲器可以執(zhí)行的完全隨機(jī)存儲(讀或?qū)?的次數(shù)，即隨機(jī)存儲速
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　　靜態(tài)隨機(jī)存取存儲器市場領(lǐng)導(dǎo)者賽普拉斯半導(dǎo)體公司日前宣布，量產(chǎn)業(yè)界首款四倍速(QDR?-IV?)SRAM。賽普拉斯的QDR-IV?SRAM有144和72-Megabit?(Mbit)兩種容量，可滿足下一代交換機(jī)和路由器的100-400?Gigabit線卡對隨機(jī)傳輸速率的要求。賽普拉斯的QDR-IV?SRAM是市場上性能最高的標(biāo)準(zhǔn)網(wǎng)絡(luò)存儲器解決方案?！　τ诓粩嗵嵘木€卡和交換速率來說，RTR(每秒完整隨機(jī)存取次數(shù))是存儲器性能的重要指標(biāo)。提升線卡速率的瓶
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QDR SRAM與Spartan3 FPGA的接口設(shè)計,為了滿足當(dāng)前系統(tǒng)和處理器的生產(chǎn)量需求，更新的靜態(tài)存儲器應(yīng)運(yùn)而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網(wǎng)絡(luò)系統(tǒng)應(yīng)用而共同開發(fā)的一種具有創(chuàng)新體系結(jié)構(gòu)的同步靜態(tài)存儲器。　　1 QDR SRAM的
關(guān)鍵字：接口設(shè)計 FPGA Spartan3 SRAM QDR

　　北京訊，包括賽普拉斯半導(dǎo)體公司(NASDAQ:CY)和瑞薩電子公司(TSE: 6723)在內(nèi)的QDR聯(lián)盟日前宣布推出業(yè)界最快的四倍數(shù)據(jù)率(QDR) SRAM(靜態(tài)隨機(jī)存取存儲器)。這些新型存儲器將被命名為QDRII+ Xtreme并將以高達(dá)633兆赫茲(MHz)的時鐘頻率允許。這些器件將與現(xiàn)有的QDR II+器件在管腳、尺寸和功能方面兼容，從而使網(wǎng)絡(luò)交換機(jī)、路由器及聚合平臺制造商不必修改電路板設(shè)計，只需提高系統(tǒng)內(nèi)時鐘速度即可大幅改善產(chǎn)品性能?！?/li>
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